Verilog程序设计-八位循环移位寄存器
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. EDA课程Verilog程序设计-八位循环移位寄存器
module shiftleft(ain,aout,left_n);
input [7:0] ain;
input [2:0] left_n;
output [7:0] aout;
reg [7:0] aout;
always @(ain,aout,left_n)
begin
case(left_n)
3'b001: begin
aout[7:1]=ain[6:0];
aout[0]=ain[7];
end
3'b010: begin
aout[7:2]=ain[5:0];
aout[1:0]=ain[7:6];
end
3'b011: begin
aout[7:3]=ain[4:0];
aout[2:0]=ain[7:5];
end
3'b100: begin
aout[7:4]=ain[3:0];
aout[3:0]=ain[7:4];
end
3'b101: begin
aout[7:5]=ain[2:0];
aout[4:0]=ain[7:3];
end
3'b110: begin
aout[7:6]=ain[1:0];
aout[5:0]=ain[7:2];
end
3'b111: begin
aout[7]=ain[0];
aout[6:0]=ain[7:1];
end
endcase
end
endmodule
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