VHDL的基本语法-完整版
第3章VHDL语法基础77页PPT
例2：用IF语句描述图示硬件电路。
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
此处的库、程序包使用 说明是否必要
ENTITY EXAMPLE IS
PORT (A，B，C： IN BOOLEAN；OUTPUT：OUT BOOLEAN)；
A
OUTPUT
B
对应的硬件电路
END ARCHITECTURE ART；
例3： 由两个2选1多路选择器构成的电路逻辑描述如图所示， 其中，当P1和P2为高电平时下端的通道接通。
P1
P2 S
B
B
S
B
C
A
Z
A
AHale Waihona Puke MUX21MUX21
SIGNA A，B，C，P1，P2，Z： BIT； ... IF (P1=‘1’) THEN
例：WHILE COUNTER <=100 LOOP IF COUNTER>50 THEN REPORT "THE COUNTER IS OVER 50"； END IF； … END LOOP；
END IF；
END LOOP； --当I=1时返回LOOP语句继续比较
#金
四、REPORT语句
语句格式： [标号] REPORT “输出字符串” [SEVERIY 出错级别]
REPORT语句不增加硬件的任何功能，仿真时可用该语句提 高可读性。
REPORT语句等价于断言语句。 出错级别默认为NOTE。
4. EXIT- LOOP语句 EXIT [LOOP 标号] [WHEN 条件表达式];
EXIT语句用来结束LOOP语句。分四种控制： ① 单独EXIT时，无条件结束LOOP语句的执行。 ② EXIT [LOOP 标号]，跳转到指定的LOOP标号处。 ③ EXIT [WHEN 条件]，条件值=TRUE，跳出LOOP语句；条件
VHDL语法简单总结
VHDL语法简单总结一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。
一、数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPE my_integer IS RANGE -32 TO 32;–用户自定义的整数类型的子集TYPE student_grade IS RANGE 0 TO 100;–用户自定义的自然数类型的子集TYPE state IS (idle, forward, backward, stop);–枚举数据类型，常用于有限状态机的状态定义一般来说，枚举类型的数据自动按顺序依次编码。
2.子类型在原有已定义数据类型上加一些约束条件，可以定义该数据类型的子类型。
VHDL不允许不同类型的数据直接进行操作运算，而某个数据类型的子类型则可以和原有类型数据直接进行操作运算。
子类型定义使用SUBTYPE关键字。
3.数组(ARRAY)ARRAY是将相同数据类型的数据集合在一起形成的一种新的数据类型。
TYPE type_name IS ARRAY (specification) OF data_type;–定义新的数组类型语法结构SIGNAL signal_name: type_name [:= initial_value];–使用新的数组类型对SIGNAL，CONSTANT, VARIABLE进行声明例如：TYPE delay_lines IS ARRAY (L-2 DOWNTO 0) OF SIGNED (W_IN-1 DOWNTO 0);–滤波器输入延迟链类型定义TYPE coeffs IS ARRAY (L-1 DOWNTO 0) OF SIGNED (W_COEF-1 DOWNTO 0);–滤波器系数类型定义SIGNAL delay_regs: delay_lines; –信号延迟寄存器声明CONSTANT coef: coeffs := ( ); –常量系数声明并赋初值4.端口数组在定义电路的输入/输出端口时，有时需把端口定义为矢量阵列，而在ENTITY中不允许使用TYPE进行类型定义，所以必须在包集(PACKAGE)中根据端口的具体信号特征建立用户自定义的数据类型，该数据类型可以供包括ENTITY在内的整个设计使用。
vhdl基本语法 ifdef
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
它是由美国国防部（DOD）于20世纪80年代初期的VHSIC（Very High Speed Integrated Circuits）项目中开发的。
VHDL的基本语法包括一些常用的关键字和结构，其中ifdef是其中之一。
ifdef是VHDL中的一个条件编译指令，用于根据给定的条件来判断是否包含某段代码。
在VHDL中，ifdef语句的基本语法如下：```vhdl`ifdef condition-- code to be included if condition is true`else-- code to be included if condition is false`endif```在上面的代码中，condition是一个条件表达式，可以是一个参数、宏定义或者其他已经定义过的条件。
如果condition为真，则会编译`ifdef和`endif之间的代码；如果condition为假，则会编译`else和`endif之间的代码。
使用ifdef可以让我们根据不同的条件来控制代码的编译和包含，这在一些复杂的项目中非常有用。
下面是使用ifdef的一个简单示例：```vhdl`ifdef DEBUGreport "Debug mode is enabled";`elsereport "Debug mode is disabled";`endif```在上面的代码中，如果DEBUG宏被定义了，那么report语句"Debug mode is enabled"将被编译进去；否则将编译进去"Debug mode is disabled"。
除了`ifdef语句外，VHDL还提供了一些其他的条件编译指令，如`ifndef（如果给定条件为假则编译）、`elsif（如果前面的条件为假则继续判断下一个条件）、`elsif和`endif。
VHDL基本语句
例
ARCHITECTURE example OF mux4 IS BEGIN PROCESS (sel) 注 BEGIN ●CASE中的选择值必须在表达式的取值范围内； CASE sel IS WHEN 0=> q <= d0 ; ●CASE语句是无序的，所有表达式值都是并行 WHEN 1=> q <= d1 ; 处理；而IF语句是有序的，最起始、最优先 WHEN 2=> q<= d3 ; WHEN 3=> q<= d4 ; 的先处理； WHEN others => NULL; ●可以有很多分支，但OTHERS分支只能有一个， END CASE; 且只能位于最后；用来使所有选择值能涵盖表 END PROCESS; END example; 达式的所有取值，以免插入不必要的锁存器
3、用于多选控制的IF语句：
格式 IF 条件1 THEN
<顺序处理语句1>；
ELSIF 条件2 THEN <顺序处理语句2>； ： ELSIF 条件n-1 THEN <顺序处理语句n-1>； ELSE <顺序处理语句n>； END IF；
P1: PROCESS (clk) BEGIN
IF (clk‘ event and clk=‗1‘ ) THEN
顺序语句
赋值语句
VHDL设计实体内的数据传递以及对端口界面外部数据的读写 都必须通过赋值语句的运行来实现。 功能是将一个值或表达式的运算结果传递给某一数据对象。 赋值语句有两种： 信号赋值语句和变量赋值语句 区别
第10章 VHDL基本语句-ST
15
10.1 顺 序 语 句
10.1.9 RETURN语句
过程 函数
返回语句仅用于子程序
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10.1 顺 序 语 句
10.1.10 NULL语句 空操作语句不完成任何操作，常用于CASE语句。
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10.2 VHDL并行语句
结构体中可综合并行语句：
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10.2 VHDL并行语句
10.2.1 并行信号赋值语句 赋值目标必须都是信号
28
10.2 VHDL并行语句
10.2.6 REPORT语句 REPORT语句用来报告计算的有关信息，本身不可综合，仅用于仿真。
29
10.2 VHDL并行语句
10.2.7 断言语句 断言语句也不可综合，仅用于仿真
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10.3 属性描述与定义语句
1. 信号类属性
2. 数据区间类属性
'RANGE [(n)]
EDA技术实用教程
第10章 VHDL基本语句
1
10.1 顺 序 语 句
顺序语句的特点:(仿真)执行顺序与其书写顺序是一致的 进程与子程序(函数、过程) 10.1.1 赋值语句
信号赋值 赋值目标 <= 赋值源 变量赋值 赋值目标 := 赋值源 注意赋值符号左右两端数据类型一致，以及与=>的区别 10.1.2 IF语句
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10.1.3 CASE语句 单个普通数值数、数值选择范围、并列数值、混合方式
IF语句中条件句逐项顺序执行，具有向上相与的逻辑功能 CASE语句中条件句的次序不重要，其执行过程接近于并行方式
2
10.1 顺 序 语 句
10.1.3 CASE语句
3
10.1 顺 序 语 句
VHDL语言的基本语法解析
2、变量( Variable )
变量是一个局部变量，它只能在进程语句、函数语句和过程 语句结构中使用，用作局部数据存储。变量常用在实现某种算 法的赋值语句中。
一般格式：
VARIABLE 变量名：数据类型 约束条件：= 表达式；
例: VARIABLE x, y: INTEGER;
--定义x，y为整数变量
SIGNAL Y ，Z ：BIT；
Y<=A(M) ；
--M是不可计算型下标表示
Z<=B(3) ；
--3是可计算型下标表示
C (0 TO 3)<=A (4 TO 7) ； -以段的方式进行赋值
C (4 TO 7)<=A (0 TO 3) ； -以段的方式进行赋值
二、VHDL语言的数据对象
1、常数（ Constant ）
常量的使用范围取决于它被定义的位置 :
(1)程序包中定义的常量具有最大的全局化特性，可以用在调 用此程序包的所有设计实体中；
(2)设计实体中定义的常量，其有效范围为这个实体定义的所 有的结构体；
(3)设计实体中某一结构体中定义的常量只能用于此结构体；
(4)结构体中某一单元定义的常量，如一个进程中，这个常量 只能用在这一进程中。
5，678，0，156E2(=15600) ， 45_234_287(=45234287)
(2) 实数文字： 实数文字也都是十进制的数，但必 须带有小数点，如： 188.993, 88_670_551.453_909(=88670551.453909) ，
1.0，44.99E-2(=0.4499) ，1.335，0.0
?16#F.01#E+2ቤተ መጻሕፍቲ ባይዱ--( 十六进制数表示，等于 3841.00)
VHDL基本语法
变量不是真正的物理量 , 因此不能 出现在敏感信号表中. 出现在敏感信号表中. 在 process 语句中只作为输出存在的 信号 ( 出现在信号赋值符 " < =" 的左 边 ) 不能作为敏感信 号. 既出现在信号赋值符 "<=" 的左边 , 又出现在信号赋值符 "<=" 右边的信 号 , 可以出现在敏感信号表中 , 这是因 为这些信号既作为这块电路的输出 , 又 是电路内部的反馈信号. 是电路内部的反馈信号.
例7 2 与非门. 与非门. 参见程序' (参见程序'例7') ) 说明: 说明: 本例中 , 首先将与非门输入信号 a 和 b 并置 , 生成一个 2 位的 std_logic_vector 信号 sel .信号 C 是与非门的输出. 是与非门的输出.第一个 when 中的 "|" 代表或者 , 即 3 个条件中的任何一 语句. 个满足 , 执行 C <='1' 语句.
格式 : IF 条件 1 THEN 若干顺序执行语句 1 ELSIF 条件 2 THEN 若干顺序执行语句 2 … ELSIF 条件 n-1 THEN 若干顺序执行语句 n-1 ELSE 若干顺序执行语句 n END IF;
(5) 进程语句 进程语句(PROCESS)
进程语句是一个十分重要的语句 进程语句是一个十分重要的语句 , 本质上它描述了一个功能独立的电路 本质上它描述了一个功能独立的电路 块.
CASE语句与 语句一样也是个顺序执 语句与IF语句一样也是个顺序执 语句与 行语句,但使用上有区别. 行语句,但使用上有区别. CASE语句执行时是无序的,所有表达 语句执行时是无序的, 语句执行时是无序的 式是并行处理; 语句是有序的, 式是并行处理;而IF语句是有序的, 语句是有序的 先处理最优先的条件, 先处理最优先的条件,后处理次优先 条件. 条件. 在某种情况下,两种语句都可以使用, 在某种情况下,两种语句都可以使用, 语句比IF语句描述更简捷 但 CASE语句比 语句描述更简捷, 语句比 语句描述更简捷, 更清晰.故应优先选用CASE语句. 语句. 更清晰.故应优先选用 语句
VHDL语法入门
1.1 VHDL程序构件
配置说明
将具体的构造体分配给实体说明 示例
configuration conf1 of xor_gate is for data_flow end for; end conf1;
configuration conf2 of xor_gate is for structure end for; end conf1;
字符串
被双引号括起来的ASCII字符，如，“Hello”；
位串
被双引号括起来的数字序列，其前冠以基数说明符；如， B“0110_1111”，O“117”，X“FFE0”；
1.2 文法规则
文法格式
关键字、标识符：不区分大小写； 注释：‘--’，且只在该文本行有效； 分隔：‘；’为行分隔，VHDL的语句行可写在不同文本行
[端口说明；]
end [设计实体名] ；
1.1 VHDL程序构件
1.1 VHDL程序构件 IN
从外部输入至实体； 单向端口；
entity
1.1 VHDL程序构件 OUT
从实体输出至外部； 单向端口；
entity
1.1 VHDL程序构件 INOUT
可以从外部输入至实体； 也可以从实体输出至外部； 双向端口；
变量：
用于进程、子程序等模块的内部； 局部性数据对象；
1.3 数据对象及类型
例子：信号与变量
p2: process(a) variable tmp: integer:=1; begin tmp:=tmp*2; c2<=a+tmp; end process; end;
entity exmp1 is port(a: in Integer; b: out Integer); end; architecture behv of exmp1 is signal c1,c2: Integer; begin b<=c1+c2; p1: process(a) variable tmp: integer:=0; begin tmp:=tmp+1; c1<=a+tmp; end process;
第10章VHDL基本语句
END LOOP L2; ...
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11
10.1.4 LOOP语句
(2) FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量 IN 循环次数范围 顺序语句
LOOP
END LOOP [LOOP标号]；
SIGNAL tmp ：STD_LOGIC ；
BEGIN
奇校验就是看2进制数旳1旳个数为奇数
PROCESS(a)
就在校验位填0 偶数就填1 使1旳个数
BEGIN
变成奇数个. 偶校验相反 把1旳个数变
tmp <='0';
成偶数.
FOR n IN 0 TO 7 LOOP 然后传送数据，接受后在做相应旳奇偶
FOR后旳”循环变量”是一种临时变量,属LOOP语句旳局 部变量,不必事先定义. 这个变量只能作为赋值源,不能被赋值,它 由LOOP语句自动定义. 使用时应该注意,在LOOP语句范围内不 要再使用其他与此循环变量同名旳标识符.
“循环次数范围”要求LOOP语句中旳顺序语句被执行次数. 循环变量从范围初值开始,每执行完一次顺序增1,直至最大值.
第 10 章 VHDL基本语句
1
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10.1 顺序语句
VHDL有6种基本顺序语句:赋值语句、流程控制语句、等待 语句、子程序调用语句、返回语句、空操作语句.
10.1.1 赋值语句
信号赋值语句
10.1.2 IF语句
10.1.3 CASE语句
变量赋值语句
多条件选择
值体现式旳 4种形式
单个一般数值，如6。
数值选择范围，如(2 TO 4)。
第03章 VHDL语法基础
VARIABLE tmp：STD_LOGIC
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第3章 VHDL语法基础
BEGIN
tmp：=„0‟；
FOR i IN 0 TO 7 LOOP tmp：= tmp XOR a（i）；
END LOOP；
y <= tmp； END PROCESS；
END rtl；
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第3章 VHDL语法基础
3、WHILE-LOOP语句
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第3章 VHDL语法基础
三、LOOP语句
LOOP语句就是循环语句，它可以使包含的一组顺序语句 被循环执行，其执行的次数受迭代算法控制。在VHDL中常用 来描述迭代电路的行为。 1、单个LOOP语句 单个LOOP语句的书写格式如下： [标号:] LOOP 顺序语句
END LOOP[标号]；
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第3章 VHDL语法基础
这种循环语句需引入其他控制语句（如EXIT）后才能确定， 否则为无限循环。其中的标号是可选的。 例如：
loop1：LOOP
WAIT UNTIL clk=„1‟； q <= d AFTER 2 ns；
END LOOP loop1；
2、FOR-LOOP语句 [标号：] FOR 循环变量 IN 离散范围 LOOP 顺序处理语句
LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY dff IS PORT（clk，d：IN STD_LOGIC；
q：OUT STD_LOGIC);
END dff；
ARCHITECTURE rtl OF dff IS BEGIN PROCESS (clk) BEGIN IF (clk‟EVENT AND clk=‟1‟) THEN q <= d; END IF; END PROCESS; END rtl; 3
VHDL基本语句用法
10.2.4 元件例化语句
COMPONENT 元件名 IS 1）格式： GENERIC （类属表）； -- 元件定义（说明）语句 PORT （端口名表）； END COMPONENT 文件名；
例化名 ：元件名 PORT MAP（ [端口名 =>] 连接端口名，...） ； - - - - 元件例化（调用）语句。 （1） 元件声明语句用于调用已生成的元件,这些元件可能在库中, 也可能是预先编写的元件实体描述.； （2） 元件语句可以在ARCHITECTURE,PACKAGE和BLOCK的说明部分.
--输入初始值 ----当sel=0时选中 当sel为1或3时选中 当sel为2、4、5、6或7时选中 当sel为8～15中任一值时选中
CASE 语句病句举例
【例10.2】
10.1.4 LOOP语句
1 、单个LOOP语句 格式： [ LOOP标号：] LOOP 顺序语句 END LOOP [ LOOP标号 ]; 2、FOR_LOOP语句 格式：
第10章
VHDL基本语句
一：主要内容：VHDL基本语句讲解 ① 顺序语句 ② 并行语句 二：重点掌握：常用VHDL基本语句及应用
10.1 顺序语句
10.1.1 赋值语句
信号赋值语句
变量赋值语句 • 变量赋值语句：
•信号代入语句：
格式: 目的信号变量<=信号变量表达式 例: a<=b;
格式: 目的变量:=表达式 例: c:=a+d
IF 条件 THEN … END IF； 10.1.3 CASE语句
1） CASE语句的结构：
CASE 表达式 IS When 选择值 => 顺序语句； When 选择值 => 顺序语句； ... 【WHEN OTHERS =>】； END CASE ；
VHDL基本语法
一、数据类型A. 标准数据类型1）整数类型（INTEGER）VARIBLE A：INTEGER RANGE -128 TO 128范围-(231-1）~ +(231-1)2#11111111# --binary，=255D8#377#16#FF#2）实数类型和浮点类型（REAL & FLOATING）实数范围-1.0E+38 ~ +1.0E+38大多数EDA工具不支持浮点类型16#0F#E+016#FF.FF#E-13）位类型（BIT）TYPE BITIS（‘0'，‘1')4）位矢量类型（BIT_VECTOR）位矢量（bit_vector）类型实际上就是位（bit）的一位数组，它的表示方法是用双引号将一组位数据括起来。
例如："11010111"。
不难看出,采用位矢量可以很方便地表示电路描述中的总线状态，这在VHDL程序中经常用到。
B"1111-1100" --长度为8X"FBC" --长度为12，=B"1111-1011-1100"O"371" --长度为9，=B"011-111-001"5）布尔类型（BOOLEAN）6）字符类型（CHARACTER）‘A'，‘a'，‘B'，大小写不敏感。
7）字符串类型（TRING）"VHDL"，"MULTI_SCREEN"8）物理类型（physical）--时间类型--The physics unit time is a predefined typeTYPE time IS RANGE -1E18 TO 1E18UNITSfs; -- Femto-secondps = 1000 fs;ns = 1000 ps;us = 1000 ns;ms = 1000 us;sec = 1000ms;min = 60 sec;END UNITS--another--DISTANCE TYPETYPE distance IS RANGE 0 TO 1E16UNITSA;nm = 10A;um = 1000nm;mm = 1000um;cm = 10mm;m = 1000 mm;km = 1000m;END UNITS;9）错误类型（NOTE，WARNING，ERROR，FAILURE）10）自然数、正整数类型（NATURAL & POSITIVE）ENTITY_compare ISPORT（a，b：INTEGER RANGE 0 to 9:=0;c：out Boolean);END compare;B. 自定义数据类型1）枚举类型（ENUMERATED）TYPE PCI_BUSstate IS(Idle，busbusy，write，read，Back off); --PCI总线状态机变量TYPEstd_ulogic IS（'U'，‘X'，‘1'，‘0'，‘Z'，‘W'，‘L'，‘H'，‘-‘）;TYPE boolean IS（false，true);TYPE BITIS（‘0'，‘1');2）整数类型（INTEGER）TYPE digit IS INTEGER RANGE -128 TO 1283）实数类型和浮点类型（REAL & FLOATING）4）数组类型（ARRAY）TYPE MYARRAY IS ARRAY（INTEGER 0 TO 9）OFstd_LOGIC5）存取类型（ACCESS）TYPE line IS ACCESS string; --Line是指向字符串的指针6）文件类型（FILES）TYPE text IS FILE OF string;TYPE input-type IS FILE OF character;7）记录类型（RECODE）--RECORD适于描写总线，通讯协议TYPE PCI_BUS IS RECORDADDR:std_LOCIG_VECTOR(31 DOWNTO 0);DATA:std_LOGIC_VECTOR(31 DOWNTO 0);END RECORD;SEGINAL DECODE1，DECODE2：PCI_BUS;PCI_DEVICE1 <= DECODE1.ADDR;PCI_DEVICE1RAM <= DECODE1.DATA;8）时间类型（TIME）9）VHDLstd_logic在VHDL中，设计人员经常使用的数据类型是枚举类型std_ulogic和它的子类型std_logic，它们都是一个九值逻辑系统。
vhdl基本语法
Testbench文件的编写
时间标度指令`timescale 用于说明程序中 的时间单位和仿真精度。
`timescale module reg test; set; 10ns/1ns
编译指令
程序示例
仿真和延迟时间值度量单位参数 时间单位精度参数
parameter d = 1.55; initial begin
编译指令
是被包含进当前源文件的其他文件名
条件编译指令包括`ifdef,`else,`endif
这些指令用来控制源代码程序是否参与编译：
`define a; ……… `Ifdef a: 程序段1 `else 程序段2 `endif
版板所有 © 广州周立功单片机发展有限公司 2007
//`define a; ……… `Ifdef a: 程序段1 `else 程序段2 `endif
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广州周立功单片机发展有限公司
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系统任务和编译预处理语句 仿真控制任务
系统任务
主要用在测试文件的initial模块内，配合时间延时控制仿真时间 $finish $stop
$finish: 退出仿真器，返回操作系统
$stop: 把EDA工具置成暂停模式，可以通过相应的命令使仿真继续；
$stop和$finish可以带参数，如$finish(0)，根据参数的不同，
编译预处理
编译指令
同C语言的编译预处理指令一样，Verilog HDL也提供了大量的 编译语句。通过编译语句，EDA工具开发商使得用他们的工具解释 Verilog HDL 模型变得相当容易。
(完整word版)vhdl基本语法
VHDL 基础语法篇——VHDLVHDL硬件描述语言1。
1 VHDL概述1。
1。
1 VHDL的特点VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原语句，如if语句、子程序和函数等,便于阅读和应用。
具体特点如下：1。
支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下（top—down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。
2. VHDL的设计单元的基本组成部分是实体(entity）和结构体（architecture），实体包含设计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数据传送.利用单元（componet)、块(block）、过程（procure）和函数（function）等语句，用结构化层次化的描述方法,使复杂电路的设计更加简便。
采用包的概念，便于标准设计文档资料的保存和广泛使用。
3. VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型,VHDL的数据类型丰富,有数值数据类型和逻辑数据类型，有位型和位向量型。
既支持预定义的数据类型，又支持自定义的数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类型语言。
4. 数字系统有组合电路和时序电路，时序电路又分为同步和异步,电路的动作行为有并行和串行动作，VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构和行为状态。
1.1.2 VHDL语言的基本结构VHDL语言是数字电路的硬件描述语言，在语句结构上吸取了Fortran和C等计算机高级语言的语句，如IF语句、循环语句、函数和子程序等，只要具备高级语言的编程技能和数字逻辑电路的设计基础，就可以在较短的时间内学会VHDL语言。
但是VHDL毕竟是一种描述数字电路的工业标准语言,该种语言的标识符号、数据类型、数据对象以及描述各种电路的语句形式和程序结构等方面具有特殊的规定，如果一开始就介绍它的语法规定，会使初学者感到枯燥无味,不得要领.较好的办法是选取几个具有代表性的VHDL程序实例，先介绍整体的程序结构，再逐步介绍程序中的语法概念。
VHDL语言的基本语法
--位矢量赋值，a的数据类型是位矢量 位矢量赋值， 的数据类型是位矢量 位矢量赋值 --段赋值 段赋值 a(3 TO 6):=(‘1’,’1’,’0’,’1’); a(0 TO 5):=b(2 TO 7); a(7):=’0’; --位赋值 位赋值
3、信号（Signal） 信号（Signal）
信号是描述硬件系统的基本数据对象，它类似于连接线。 信号是描述硬件系统的基本数据对象，它类似于连接线。它 除了没有数据流动方向说明以外，其他性质与实体的端口（ 除了没有数据流动方向说明以外，其他性质与实体的端口（Port） ） 概念一致。 概念一致。 信号说明格式为： 信号说明格式为： SIGNAL 信号名：数据类型 约束条件：= 初始值； 信号名： 约束条件： 初始值； 信号初始值的设置不是必需的，而且初始值仅在VHDL的行 信号初始值的设置不是必需的，而且初始值仅在VHDL的行 为仿真中有效。 为仿真中有效。 例:SIGNAL temp: STD_LOGIC:=‘0’； ； SIGNAL flaga, flagb: BIT; SIGNAL date: STD_LOGIC_VECTOR (15 DOWNTO 0);
3、字符串型文字 字符是用单引号引起来的ASCII字符，可 字符是用单引号引起来的 字符， 单引号引起来的 字符 以是数值，也可以是符号或字母， 以是数值，也可以是符号或字母，如：‘R’， ， ‘A’，‘*’，‘Z’。 ， ， 。 而字符串则是一维的字符数组，须放在双 而字符串则是一维的字符数组，须放在双 引号中 中有两种类型的字符串： 引号中。VHDL中有两种类型的字符串：文字 中有两种类型的字符串 字符串和数位字符串。 字符串和数位字符串。
常量的使用范围取决于它被定义的位置: 常量的使用范围取决于它被定义的位置