搭建Xilinx开发环境使用ChipScope进行调试

ISE10.1使用教程简介

ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。

2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。

注意，不要填写含有中文的名字，以免发生错误。

3.点击 Next 按钮，弹出器件特性对话框。

Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。

其中这些选择由按FPGA开发板的型号来决定的。

然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。

2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。

2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。

一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。

3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。

ISE_Design_Flow_14.7

ISE设计流程指导手册——14.7在本手册中，我们将以一个简单的实验案例，一步一步的完成ISE的整个设计流程。

一、新建工程1、打开ISE Design Suite 14.7开发工具，可通过桌面快捷方式或开始菜单中Xilinx Design Tools->ISE Design Suite 14.7->ISE Design Tools->64-bit Project Navigator（注：32-bit系统为Project Navigator）打开软件，开启后，软件如下所示：2、单击上述界面中New Project图标，弹出新建工程向导，输入工程名称、选择工程存储路径，并将Top level source type一项设置为HDL。

建议为工程在指定存储路径下建立独立的文件夹\work。

设置完成后，点击Next。

注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。

3、根据使用的FPGA开发平台，选择对应的FPGA目标器件。

（在本手册中，以Xilinx大学计划开发板Nexys3为例，Nexys2开发板请选择Spartan-3E XC3S500E-FG320-4的器件，即Family 为Spartan-3E，Device选择为XC3S500E，封装形式（Package）为FG320，速度等级（Speed grade）为-4。

点击Next。

4、确认相关信息与设计所用的的FPGA器件信息是否一致，一致请点击Finish，不一致，请修改。

5、得到如下的空白ISE工程界面，完成空白工程新建。

二、设计文件输入1、如下图所示，点击New Source快捷图标，或在空白处右击选择New Source，或在File->NewSource选项，打开设计文件添加向导对话框。

2、选择Verilog Module，并输入设计文件名称如图所示，点击Next。

3、在弹出的Define Module中的Port Definition，输入设计模块所需的端口，并设置端口防线，如果端口为总线型，勾选Bus选项，并通过MSB和LSB确定总线宽度。

Xilinx官方的6个EDK实验6

试验6系统验证及调试：介绍这个试验通过XMD和ChipScope 对系统进行可观测的软件和硬件调试。

目标完成试验后，我们希望达到以下目标：•向系统中加入ChipScope片内逻辑分析仪•系统调试打开工程Step 1在D:\Lab\下创建lab6mb文件夹。

可以根据上面的实验建立工程，也可直接把lab6mb的内容直接拷贝至此目录。

编译器优化选项设置Step 2这个部分测试编译器优化水平的不同性能。

在这之前，我们要移除定时器中断服务程序用一个延时循环来代替它。

n使用Project → Software Platform Settings …打开软件平台设置GUIo点击Processor, Driver Parameters and Interrupt Handlers栏p删除Current Value的值timer_int_handler。

使其为空。

点击<OK>q从D:\Lab\lab_sources\lab6_sources路径复制system_delay.c到当前工程D:\Lab\labmb6\coder从工程MyProj移除system_timer.c并加入新的文件system_delay.cs双击MyProj标题选择Optimization Tab如图所示，设置编译器优先等级到No Optimization，点击<OK>。

图 6-1. 编译选项设置w选择Download那么这些源文件将重新编译并下载到板上去。

LED将连续0.1秒显示计数器。

w设置编译器优化等级，并再次下载到工程当中去。

注意显示速度取决于编译器的优化等级片内逻辑分析仪Step 3点击Project → Add/Edit Cores … (dialog)，加入ChipScope 片内逻辑分析仪的。

配制以下端口。

如图6-2所示。

sys_clk_smb_halt (MicroBlaze)dbg_stop (MicroBlaze)图6-2 芯片域内核连接n 点击Project → Add Cores (dialog)o 在Peripherals 栏加入chipscope_icon 与chipscope_opb_iba 参数p 在Bus connection 栏，连接chipscope_opb_iba 作为一个BA （总线分析器）器件到OPB 总线。

ChipScope Pro详细教程(Xilinx在线逻辑分析仪)

ChipScope Pro实例教程宋存杰1. ChipScope Pro简介ChipScope Pro的主要功能是通过JTAG口、在线实时地读出FPGA的内部信号。

基本原理是利用FPGA中未使用的BlockRAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到PC机，显示出时序波形。

一般来说，ChipScope Pro在工作时需要在用户设计中实例化两种核：一是集成逻辑分析仪核（ILA core，Integrated Logic Analyzer core），提供触发和跟踪捕获的功能；二是集成控制器核（ICON core，Integrated Controller core），负责ILA核和边界扫描端口的通信，一个ICON核可以连接1~15个ILA核。

ChipScope Pro工具箱包含3个工具：ChipScope Pro Core Generator（核生成器）、ChipScope Pro Core Inserter（核插入器）和ChipScope Pro Analyzer（分析器）。

ChipScope Pro Core Generator的作用是根据设定条件生成在线逻辑分析仪的IP核，包括ICON核、ILA核、ILA/ATC2核和IBA/OPB核等，设计人员在原HDL代码中实例化这些核，然后进行布局布线、下载配置文件，就可以利用ChipScope Pro Analyzer设定触发条件、观察信号波形。

ChipScope Pro Core Inserter除了不能生成IBA/OPB核和ILA/ATC2核以外，功能与ChipScope Pro Core Generator类似，可以生成ICON核和ILA核，但是它能自动完成在设计网表中插入这些核的工作，不用手工在HDL代码中实例化，在实际工作中用得最多。

下图为ChipScope的两种使用流程图，左侧为使用ChipScope Pro Core Generator流程。

片内逻辑分析仪工具——ChipScopePro

第11章片内逻辑分析仪工具——ChipScope Pro11.1 ChipScope Pro工具介绍在FPGA调试阶段，传统的信号分析手段要求在设计时保留一定数量的FPGA管脚作为测试管脚，这种方法灵活性差，对PCB布线也有一定的影响。

当今先进的FPGA器件所具有的规模、速度和板级要求使得利用传统逻辑分析方法来调试采用FPGA器件进行的设计几乎是不可能的。

Xilinx公司推出的片内逻辑分析仪ChipScope Pro能够通过JTAG口，实时地读出FPGA的所有内部信号，而只需要片内的少量BlockRAM和逻辑资源，使得逻辑分析灵活方便。

ChipScope Pro是与ISE配套使用的，其版本经过了ChipScope 4.1i，ChipScope 4.2i，ChipScope Pro 5.1i，ChipScope Pro 5.2i和ChipScope Pro 6.1i的升级过程，ChipScope Pro 6.1i是与ISE 6.1配套使用的最新版本。

ChipScope Pro软件由3个工具组成：(1) ChipScope Pro内核生成器：为综合控制器（ICON）内核、CoreConnect™ OPB的总线分析内核（IBA/OPB）、逻辑分析（ILA）内核及安捷伦跟踪内核（ILA/ATC）提供网表和实例化的模板；(2) ChipScope Pro内核插入器：自动地为用户已经综合完的设计中插入ICON、ILA和ILA/ATC的内核；(3) ChipScope Pro分析仪：提供器件的配置、触发的设定和ILA、IBA/OPB及ILA/ATC核的踪迹显示功能。

各种内核实现了信号的触发和捕获，而ICON内核专门用于与边界扫描（Boundary Scan）管脚的通信。

使用ChipScope Pro工具的设计可以容易地同任何标准的FPGA设计流程结合起来，其中要用到标准的HDL综合工具和Xilinx ISE的实现工具，设计流程如图11.1所示。

ISE中chipscope的使用

ChipScope Debug LabIntroductionThis lab guides you through the process of inserting ChipScope-Pro cores into your design and performing on-chip verification.ObjectivesAfter completing this lab, you will be able to:• Create a new ChipScope-Pro source in ISE• Create ILA and ICON cores using ChipScope-Pro and insert it into a PicoBlaze design • Specify trigger options in ChipScope Analyzer• Download the bitstream and run the design in hardware• Perform an on-chip verification and view the wave forms in ChipScope AnalyzerDesign DescriptionYou will extend the lab 5 design by adding a ChipScope ILA core to the PicoBlaze output bus. Next, you will setup the trigger to capture data when text is entered via Hyper Terminal. You should see the resulting text displayed in ChipScope when the buffer is full.ProcedureThis lab is separated into steps that consist of general overview statements that provide information on the detailed instructions that follow. Follow these detailed instructions to progress through the lab. This lab comprises 4 primary steps: You will create a new ChipScope source, configure and connect an ILA core, configure ChipScope Analyzer trigger options and, finally, perform an on-chip verification. Note: If you are unable to complete the lab at this time, you can download the lab files for this module from the Xilinx University Program site at /universityGeneral Flow for this LabStep 1:Creating a New ChipScope SourceStep 2: Configure and Connect an ILA Core Step 3:Configure ChipScope Analyzer Trigger OptionsStep 4: Perform an On-chip VerificationCreate a New ChipScope Source Step 1 1-1. Open a ChipScope-Pro project from lab6 folder (under vhdl or verilog).1-1-1. Open the Xilinx ISE software by selecting Start All Programs Xilinx ISE Design Suite13.2 ISE Design Tools Project Navigator.1-1-2. Open the project by selecting File Open Project.○Verilog users: Browse to c:\xup\fpgaflow\labs\verilog\lab6\chipccope○VHDL users: Browse to c:\xup\fpgaflow\labs\vhdl\lab6\chipscope1-1-3. Select chipscope.xise and click Open.1-1-4. Create a new ChipScope Definition and Connection File source by selecting Project New Source and entering the name loopback_cs. Click Next to continue.Figure 1. New Source Dialog Box1-1-5. Click Finish. A ChipScope-Pro source will be added to the Sources in Project window.Genesys 6-2 /universityFigure 2. ChipScope Definition and Connection (.cdc) added to VHDL ProjectConfigure and Connect an ILA Core Step 2 2-1. Connect the ILA core to the PicoBlaze output.2-1-1. Double-click the loopback_cs.cdc file in the sources in project window to open the core inserter project.Figure 3. ChipScope-Pro Core InserterNote: Projects saved in the Core Inserter hold all relevant information about source files, destination files, core parameters and core settings.2-1-2. Click Next and then click New ILA Unit. Notice in the left hand window how an instance of the ILA core, U0:ILA, is added to the system.Genesys 6-4 /universityFigure 4. Insert a new integrated logic analyzer (ILA) Unit2-1-3. Click Next to setup the trigger parameters.Each ILA or ILA/ATC core can have up to 16 separate trigger ports that can be setup independently. The individual trigger ports are buses that are made up of individual signals or bits that can range from 1 to 256 bits. Each trigger port can be connected to 1 to 16 match units. A match unit is a comparator that is connected to a trigger port and is used to detect events on that trigger port. The results of one or more match units are combined together to form the overall trigger condition event that is used to control the capturing of data. The different comparisons or match functions that can be performed by the trigger port match units depend on the type of match unit. The ILA and ILA/ITC cores support six types of match units. In this lab, you will setup the ILA core to trigger via some UART control signals.2-1-4. Set the following ILA trigger parameters as follows and then click Next.Trigger Input and Match Unit Settings.• Number of input trigger ports: 3Trigger Port Trigger Width # Match Units Counter WidthMatch Type TRIG0 1 1 Disabled Basic TRIG1 1 1 Disabled Basic TRIG211DisabledBasicTrigger Condition Settings• Enable Trigger Sequencer: Checked (This allows you to specify a sequence of events to enable triggering)•Max Number of Sequencer Levels: 2Storage Qualification Condition Settings• Enable Storage Qualification: Checked (This allows you to specify which data will be stored in the internal buffer)Figure 5. Specify the Trigger ParametersThe maximum number of data sample words that the ILA core can store in the sample buffer is called the data depth. The data depth determines the number of data width bits contributed by each block RAM unit used by the ILA unit. The maximum number of data sample words that can be captured depends on the number and size of block RAM, which varies according to device family and density.2-1-5. Set the following capture parameters and click Next.• Data Depth: 1024• Sample On: Rising clock edge• Data Same as Trigger Port: unchecked• Data Width: 8Figure 6. Specify Trigger ParametersThe net connections tab allows you to choose the signals to connect to the ILA core. If trigger is separate from data, then clock, trigger, and data must be specified. Connections that have not been made will appear in red.Figure 7. Unconnected Net Connections2-1-6. Click the Modify Connections tab.Figure 8. Net ConnectionsThe Select Net dialog provides an easy interface to choose nets to connect to the ILA, ILA/ATC or ATC2 cores. The hierarchical structure of the design can be traversed using the Structure/Nets pane. All the design’s nets of the selected structure hierarchy appear in the table at the lower left pane. The Clock Signals and Trigger/Data Signals tabs illustrate the net connections between the design and the ILA core.2-1-7. With the Clock Signals tab under Net Selections selected, highlight the entry for clk55MHz in the listing of nets and click the Make Connections button to connect the clock signal in the design to the clock port of the ILA core.Figure 9. Connect the clockGenesys 6-6 /university2-1-8. Click the Trigger Signals tab, and connect the three trigger ports as follows:• TP0: data_present (this signal indicates that data is present in the uart_rx module• TP1: read_from_uart (input to uart_rx that indicates that a read operation will occur)• TP2: write_to_uart (input to uart_tx that indicates that a write operation will occur)2-1-9. Click the Data Signals tab and connect the output port of the PicoBlaze controller to the data port of the ILA core (see Figure 10), and click OK.Figure 10. Connect the PicoBlaze output port2-1-10. You will notice that the Clock, Trigger, and Data ports under Net Connections are highlighted in black, indicating valid connections. Click Return to Project Navigator and save the file.Figure 11. Connection between Design and ILA core EstablishedConfigure ChipScope Analyzer Trigger Options Step 3 3-1. You will download the bitstream using ChipScope and configure the ILA core to trigger when the UART reads text from Hyper Terminal.3-1-1. With the top-level file (loopback.v/vhd) selected, double-click on Analyze Design Using ChipScope in the Processes window.3-1-2. Connect up the download cable and power up the Genesys board.3-1-3. Click the Open Cable/Search JTAG Chain button.Figure 12. Establish JTAG Connection3-1-4. Chipscope Pro Analyzer will automatically detect the devices on the Genesys board and then click OK.Figure 13. Impact Detects Devices in JTAG Chain3-1-5. Right Click on the xc5vlx50t device and select configure.3-1-6. Click Select New File and select the loopback.bit bitstream file from the project directory. Note that the import cdc file field shows the cdc file located in the project directory. Also note that the tool will create a bus (out_port) automatically. Click OK.Double-click on Trigger Setup and Waveform entries in Project Tree to open the respective windows.The ChipScope Pro Analyzer interface consists of four parts:Genesys 6-8 /universityFigure 14. ChipScope Analyzer WindowEach ChipScope Pro ILA, ILA/ATC, and IBA core has its own Trigger setup window, which provides a graphical interface for the user to setup triggers. The trigger mechanism inside each ChipScope Pro core can be modified at run-time without having to recompile the design. There are three components to the trigger mechanism:• Match Functions: Defines the match or comparison value of each match unit• Trigger Conditions: Defines the overall trigger condition based on a binary equation or sequence of one or more match functions• Capture Settings: Defines how many samples to capture, how many capture windows, and the position of the trigger in those windowsIn this design, you will setup the triggers to capture text at the PicoBlaze output port, after being entered via Hyper Terminal.3-1-7. Specify the Match Units as follows:• M0:TriggerPort0 (data_present): Value 1• M1:TriggerPort1(read_from_uart): Value 1• M2:TriggerPort1(write_to_uart): Value 1Figure 15. Setup the Match Units3-1-8. Click the field under Trigger Condition Equation, set the equation M0 M1 in the Sequencertab, and then click OK.Genesys 6-10 /universityFigure 16. Trigger Condition Equation3-1-9. Check the field next to Storage Qualification , select the AND Equation , and check M2. ClickOK . This will enable the ILA core to capture data in the buffer only when data is present, and not on every single clock edge.Figure 17. Storage Qualification EquationPerform an On-Chip VerificationStep 44-1.Start Hyper-Terminal program. Set baud rate to 9600. Arm the trigger and view the waveforms of the captured data.4-1-1.Start the Hyper-Terminal program. Make sure that the baud rate is set to 9600.Lab WorkbookChipScope Debug Lab/university Genesys 6-11xup@4-1-2. Set the buffer depth to 16.Figure 18. Select Buffer Depth4-1-3. Cick the Apply Settings and Arm Trigger button.Figure 19. Apply Settings and Arm Trigger4-1-4. Type “Xilinx #1 FPGA!” in Hyper Terminal and view the message in ChipScope Analyzer.Figure 20. Output in Waveform Window4-1-5. Close all applications without saving ChipScope project.ConclusionYou inserted the ILA and ICON cores into the PicoBlaze design, set up trigger conditions in ChipScope Analyzer, performed an on-chip verification, and analyzed the waveforms in ChipScope-Pro Analyzer.。

搭建Xilinx开发环境

搭建Xilinx开发环境目录1.编译Xilinx仿真库 (1)2.使用Modelsim进行功能仿真 (6)3.使用ChipScope进行调试 (11)4.使用Modelsim进行后仿真 (23)5.如何利用Modelsim仿真ROM (26)1.编译Xilinx仿真库首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11。

1\ISE\verilog\src\）1Unsim文件夹：Library of Unified component simulation models。

仅用来做功能仿真，包括了Xilinx公司全部的标准元件。

每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。

2XilinxCoreLib:CORE Generator HDL Library model。

仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO 等。

3SIMPRIM:Library of generic simulation primitives。

用来做时序仿真或者门级功能仿真。

4SmartModel：用来模拟非常复杂的一些FPGA设计，其中用到了Power PC 或者RocketIO等。

我们一般只用其中的三个库：simprims，unisims，xilinxcorelib。

编译Xilinx仿真库有多种方法，比如，可以在ISE软件中编译xilinx仿真库，这样在ISE调用Modelsim进行仿真了。

但是利用ISE调用Modelsim仿真虽然操作方便，但是每次仿真前都要先进行综合，这样会很费时间，如果单独用Modelsim进行仿真，则可以不用进行综合而直接进行功能仿真。

不进行综合就仿真的结果是可能本来的设计就是不可综合的。

但是只要按照可综合的代码风格进行设计一般不会出现这中问题。

这样做的好处是节省了综合需要耗费的时间，所以下面主要介绍直接利用Modelsim编译Xilinx库，并进行仿真的流程。

ChipScope使用说明

ChipScope使用说明目录1.建立工程...................................................................................................... 错误！未定义书签。

2.插入及配置核 (3)2.1运行Synthesize (3)2.2新建cdc文件 (3)2.3 ILA核的配置 (4)3. Implement and generate programming file (7)4.利用Analyzer观察信号波形...................................................................... 错误！未定义书签。

4.1连接器件........................................................................................... 错误！未定义书签。

4.2下载配置fpga (9)4.3载入信号端口名 (10)4.4设置触发信号 (10)4.5运行并观察信号波形 (11)补充 (12)1.建立工程ChipScope是配合Xilinx Ise使用的片内逻辑分析工具，使用的第一步是建立ise工程文件，详细步骤可参考ise使用说明。

如果已有建好的ise工程，可跳过此步骤，打开已有工程即可。

建立工程时注意正确添加.v源文件和.ucf管脚配置文件。

2.插入及配置核这里介绍的是ICON核和ILA核的使用方法。

ILA核提供触发和跟踪功能，根据用户设置的触发条件捕获数据；然后在ICON的控制下，通过边界扫描口将数据上传到PC；最后在Analyzer中显示出信号波形。

2.1运行Ise的Synthesize单击选中sources栏中的顶层源文件，右键点击processs栏中的Synthesize，点击Run，进行代码综合。

Chipscope教程

Xilinx的Chipscope类似于Altera的Signaltap。

下面记录一下Chipscope的使用方法。

1. 生成Chipscope文件第一步: 打开ISE Design Tools下的CORE Generator工具。

第二步: 在Xilinx CORE Generator的环境中选择菜单File->New Project，在弹出的对话框中选择存放的目录保存即可。

设置如下。

些，呵呵！选完后Apply一下OK关闭。

第五步: 双击IP Catalog窗口的Debug&Verification下的ICON(chipscope Pro –integrated Controller) 。

第六步: 在弹出的窗口中点击Generate就可以了。

第七步: ICON生成完成后，再双击IP Catalog窗口的Debug&Verification下的ILA(Chipscope Pro –Integrate Logic Analyzer)。

第八步: 在ILA的配置可以根据自己的需要来选择，我们这里不强求，我们这里选择一个触发Group，选择数据的采样深度为2048,就是一次采样2048个点，这个深度当然越大越好，但FPGA资源有限啊！设置完后点击Next。

也会用到Chipscope, 这样程序中基本上的信号都能观察了。

设置完后再Generate。

第十步: 这样我们所需的Chipscope文件都已经生成好了，我们可以在eeprom_test 的目录下看到生成的文件，特别要注意下图中我用红色圈出来的文件，如果在其它的工程中我们需要使用Chipscope的话，只要把这四个文件拷过去就好了，不要费老大力气的再重新生成一边。

接下来是Analyzer：点击Open cable按钮建立JTAG连接。

如果开发板和JTAG连接正常的话，Chipscope能找到开发板使用的FPGA芯片。

点击OK把Data Port里的CH0 ~CH７组合成一个组，方法是按Ctrl键，再选择Data port 里的CH0~CH7, 点击右键，选择Move to Bus->New Bus。

XILINX软件安装教程

XILINX软件安装教程本文以ISE_SFD10.1的安装过程为例介绍了XILINX FPGA开发软件的安装过程，包括ISE、EDK、ChipScope和DSP_Tools组件，请同学们上课前自行安装完毕，同时本课程流程中会用到Modelsim SE6.5a(推荐版本)和Synplify pro9.6.2，同样请提前安装。

1、安装ISE软件打开~\ise_SFD\ise文件夹，双击setup.exe开始安装点Next输入序列号（在sn.txt.txt文件中），然后点Next点Next勾选接受，点Next勾选接受，点Next请注意图片中的文字，选择好路径后点Next选择所有器件后点Next选择安装环境变量等信息后点Next注意按上面的文字操作，然后点Next点Install，开始安装安装完成！下面开始升级。

转到上一级目录，双击10_1_03_win.exe，安装包自解压点OK点OK确保此时没有运行XILINX组件，点OK软件升级成功！下面升级IP库打开~\ise_SFD\ise_101_ip_update3_install文件夹，双击setup.exe开始安装点OKISE安装成功，2、安装EDK进入~\ise_SFD\edk\edk文件夹，双击setup.exe开始安装点Next点Next点Next勾选接受，然后点Next勾选接受，然后点Next安装目录应该和ISE相同，会自动检测的。

点Next点Next点Next同样取消在线升级，稍后用升级包升级，选择好了后点Next点Install开始安装下面开始对EDK升级切换到~\ise_SFD目录，双击10.1_03_edk_nt.exe点setup开始安装点OK确保没有运行XILINX，点OKEDK安装完成3、安装ChipScope解压chipscope_SFD.tar压缩包进入~\ise_SFD\chipscope目录，双击setup.exe开始安装点Next点Next点Next点Next勾选接受后点Next点Next点Next点Next取消在线升级，稍后会用升级包升级点Install开始安装安装完成，下面开始升级切换到~\ise_SFD目录双击ChipScope_Pro_10_1_03_win.exe开始升级点OK点OK确保没有运行XILINX，点OK升级完成4、安装DSPTOOLS解压dsptools_SFD.tar进入dsptools_SFD目录，双击setup.exe开始安装点Next点Next点Next勾选接受后点Next勾选接受后点Next点Next点Next点Next点Install过程中会出现要求安装Matlab的界面，有版本限制，可以以后再处理：下面是安装另外一个附加组件：一路Next、同意直到出现：恭喜你！漫长的安装过程结束了！如果有什么意见或建议问题可以Q我。

Altera与Xilinx开发环境对比

Altera与Xilinx开发环境对⽐倒底是Altera的FPGA好，还是 Xilinx的FPGA好，其实这个问题还真不好怎么回答，两家都是全球最⼤的FPGA供应商，⽽且⽤量都很⼴。

本⼈⽤过cyclone和spartan系列的FPGA，现就开发⼯具及开发流程对这两家FPGA进⾏对⽐。

⼀、开发⼯具Altera的开发⼯具有Quartus II 、Sopc builder、Nios II、signal tap II、DSP Builder；Xilinx的开发⼯具有ISE、EDK、SDK、ChipScope 、System Generator；Quartus II相对于ISE，都是逻辑设计软件，功能相当；Sopc builder相对于EDK，⽤来建⽴软核，Sopc builder是⽣成bsf⽂件与quartus接⼝，⽣成ptf⽂件与nios接⼝，⽽edk则可直接⽣成⽬标⽂件（bit），⽽且还可以⽤EDK进⾏软件设计，也就是说EDK可以不依赖ISE和SDK就可独⽴完成⼀个设计。

相⽐之下EDK要胜sopc builder ⼀筹。

Nios II相对于SDK，两者功能相当，⽽且界⾯相似度达到99％。

⽤SDK进⾏软件开发⽐在EDK中还是要好⼀些，界⾯⽐EDK中的友好。

signal tap II相对于ChipScope，嵌⼊式逻辑分析仪，⽅便调试；DSP Builder相对于System Generator⽤来建⽴DSP的算法模块。

由于没⽤过ChipScope和System Generator，所以不做分析。

⼆、开发流程先说说ALTERA的SOPC开发流程硬件设计⾸先，通过QUARTUS II建⽴⼯程，新建⼀个Block Diagram/Schematic File⽂件；再打开SOPC Builder建⽴CPU系统，添加IP，点击Genenater⽣成.bsf和.ptf⽬标⽂件；再回到QUARTUS II，将bsf⽂件导到⼊Schematic中，分配引脚，编译⽣成sof和pof⽂件。

Xilinx_ISE使用教程

--添加仿真文件
Next
--主要功能
ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方 EDA软件。下面简要说明各功能的作用： 1、设计输入：ISE提供的设计输入工具包括用于 HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。
Xilinx公司ISE10.1软件介绍
--ISE设计流程
规划和预算创建代码/ 原理图 HDL RTL 仿真
实现
翻译映射布局和布线得到时序收敛功能仿真综合以创建网表
时序仿真
产生.1软件介绍
--ISE主界面
Xilinx公司ISE10.1软件介绍
Xilinx公司软件平台介绍
--DSP_Tools软件
Xilinx公司推出了简化FPGA数字处理系统的集成开发工具DSP Tools，快速、简易地将DSP系统的抽象算法转化成可综合的、可靠的硬件系统，为DSP设计者扫清了编程的障碍。DSP Tools主要包括System Genetator和 AccelDSP两部分，前者和Mathworks公司的Simulink实现无缝链接，后者主要针对c/.m语言。
--创建一个新工程
新建文件的类型，不同的类型有着不同的功能和意义。
该文件的实体名
Xilinx公司ISE10.1软件设计流程介绍

XilinxSERDES调试方法

XilinxSERDES调试方法Xilinx SERDES调试方法FPGA SERDES的应用需要考虑到板级硬件，SERDES参数和使用，应用协议等方面。

由于这种复杂性，SERDES的调试工作对很多工程师来说是一个挑战。

本文将描述SERDES的一般调试方法，便于工程师准确快速定位和解决问题。

硬件检测硬件检测可以分为原理图/PCB检查和板上硬件检查。

这一部分的工作相对简单，但是很多时候问题是由这些看起来很不起眼的地方导致的。

a) 原理图/PCB检查根据SERDES应用手册要求检查原理图和PCB设计。

例如对于Xilinx 7系列GTX/GTH SERDES，可以参考UG476的Board DesignGuidelines检查原理图和PCB设计。

b) 板上硬件检查使用示波器/万用表等仪器设备实际测量板上硬件，确认提供给SERDES的工作环境正常。

i. 检查电源的电压/精度/纹波/上电顺序是否符合数据手册的要求。

例如对于Xilinx 7系列GTX SERDES，需要对照DS182检查。

ii. 检查SERDES参考时钟频率/摆幅是否符合数据手册的要求，以及参考时钟的管脚位置是否正确。

iii. 物理通道的检查，例如确认AC耦合电容的容值是否正确，光模块是否兼容，焊接是否正常。

2.使用IBERT IBERT是一个强有力的调试工具，可以用于调整参数设置和确认系统余量，也可以用于故障现象判断。

IBERT在CORE generator里产生工程和BIT 文件。

将BIT文件下载到FPGA后，使用ChipScope Analyzer连接到FPGA上，就会出现IBERT 的GUI调试界面。

a)检查PLL是否LOCK，如果没有，需要检查时钟和电源。

比如时钟频率是否正确，SERDES是否选择了正确的时钟源。

b) 将SERDES的TX和RX设为相同的数据pattern，例如PRBS-31。

设置SERDES为Near-end PMA模式。

实验【chipscope使用】：芯片调试实验

实验：芯片调试实验芯片调试实验实验内容这个实验将指导你通过加入ILA/ICON内核到设计来执行片上查证的过程。

实验目的完成这个实验后，你将能够：●生成一些能在PicoBlaze上运行的任务。

●使用Chipscope-Pro生成ILA 和ICON 内核，将其插入一个PicoBlaze设计中。

●下载位流，在硬件上运行程序。

●执行片上确认，通过Chipscope分析器查看波形。

实验步骤在这个实验中，你将要修正一个以PicoBlaze为目标板的应用软件，使用Chipscope-Pro执行片上确认。

这个实验包括五个主要步骤：●加入一个Chipscope工程文件到设计●修正ILA参数和连接●修正软件，更新设计●对于没有相连的转换输入，分配终端约束●执行片上查证根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。

如果对流程比较熟悉，可以跳过其中的一些操作。

注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。

设计总结你将使用Chipscope-Pro插入ICON 和ILA 内核到设计中，ILA内核触发端口从设计中的uar t_rx 和uart_tx 模块实现信号反馈，接着，当文本输入via hyperterminal后，建立的触发端口将捕捉数据。

当缓冲器满的时候，你将看见最终结果列在Chipscope中。

产生一个新的Chipscope-Pro工程步骤1启动ISE™ Project Navigator，打开工程文件。

1.打开Xilinx ISE软件，选择Start → Programs → Xilinx ISE 8.2i → Project Navigator2.选择File → Open ProjectVerilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab43. 选择chipscope.ise点击Open通过Project Navigator生成一个新的Chipscope-Pro工程1.在Project Navigator中选择Project New Source，打开新的源文件对话框，点击ChipscopeDefinition and Connection,命名为loopback_c s.点击<Next>继续2. 选择loopback作为源文件，点击<next>，然后点击<finish>，一个Chipscope-Pro源文件将被增加到Sources in Project窗口。

ISE12.4使用手册

Xilinx ISE 12.4使用手册------Edit by C2_305 1.Xilinx ISE 12.4用户界面ISE界面如下图所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区，源文件编辑区、过程管理区、信息显示区、状态栏等八部分。

过程管理区图1.1 ISE界面标题栏：主要显示当前工程的路径、名称及当前打开的文件名称；菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、工具（Toll）、窗口（Window）、帮助（Help）等八个下拉菜单；工具栏：主要包括了常用命令的快捷按钮；工程管理区：提供工程及其相关文件的管理和显示功能。

主要包括设计页面（Design）、文件页面（Files）、开始视图（Start）和库视图（Liabrary）。

其中，设计页面视图最常见，显示了源代码的层次关系；源文件编辑区：提供了源代码的编辑功能；过程管理区：本窗口显示的内容取决于过程管理区所选择文件，相关操作和FPGA设计流程相关，包括设计输入、综合、仿真、实现和生成配置文件等；信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等；状态显示栏：显示相关命令和操作的信息，并指示ISE软件当前所处的状态；2．新建工程打开ISE，选择File|New Project，在弹出的新建对话框中输入工程名，例如“Myproject”，并选择工程文件路径，例如“E:\Proj_FPGA\Myproject”,如下图所示，以后将以这个工程名和路径说明。

选择好以后，next，需要注意以下几个选项。

Famliy：选择所使用的FPGA类型；Device：选择所使用的FPGA具体型号；Synthesis Toll：选择所使用的综合工具，默认为ISE自带的XST工具；Simulator：选择仿真软件，默认是ISE自带的Isim;Preferred Language:选择所使用的硬件语言，我们选择Verilog；图2.1 新建工程step1 图2.2 新建工程step2后面直接点next即可，直到完成新工程的建立。

ise里用chipscope

Chipscope的使用本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。

好在自己恰好有ChipScope的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点概念，这次记一下，下次就不用绞尽脑汁了。

还要感谢King帮忙查找资料。

逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。

第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采用第二种方方法。

Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。

1. 首先用ISE对所设计的文件进行综合，然后再添加新建文件，选择ChipScope Definition 文件，选择完毕之后，添加到ISE工程。

2.对core Inserter进行配置，选择器件族，其它的默认即可，接下来是选择数据位宽，捕捉对比，进行信号连线等配置，可以根据自己的情况详细设置。

需要注意的是综合的设置需要保存Keep Hierarchy，防止优化过度。

3.按照以前运行ISE的步骤即可，知道最后下载到FPGA开发板，在ISE的最后会有ChipS cope Pro Analyze，然后点击，就运行逻辑分析仪。

然后点击JTAG连接方式，我的是用U SB的，然后选择[Device] configure 进行器件配置。

在window菜单下面可以选择触发设置窗口等选项，然后运行就可以观察你想要的波形了。

搭建Xilinx开发环境（3）…… 使用ChipScope进行调试Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。

DDR2调试记录

DDR2调试记录1.1 硬件环境硬件设计参考xilinx官方开发板ML555设计,硬件板子为公司简化版ML555光口板,主控芯片为XILINX公司的VIRTEX5‐xc5vlx50t‐ff1136,板子支持两组DDR2模块,单个模块由4片MT47H128M8HQ‐3IT组成,单片数据位宽为8BIT,4片DDR2组成32bit总位宽.但是FPGA内部实现方式由一片MT47H128M16XX‐37E取代两片MT47H128M8HQ‐3IT,这样两片MT47H128M8HQ‐3IT共用一组控制线,FPGA内部配置的数据宽度为32BIT,由两片MT47H128M16XX‐37E实现,具体的硬件电路细节为时钟2转4其他控制总线直接一分二,参考电路图即可.1.2软件配置直接例化IPCORE,本设计采用无TESTBENCH,无PLL的方式.系统的结构如下图所示,其中dcm4ddr2为时钟输出模块,内部例化两个DCM ,第一个DCM产生200M时钟,第二个DCM直接输出200M时钟以及其他相关时钟;ddr2_test_control为自定义模块,产生测试信号;ddr2_corgen为系统例化IP.ISE结构层次RTL视图1.2.1 dcm4ddr2模块本模块的作用是生成200M时钟,以及用户时钟,以及DDR2所需要的各种相位时钟和复位信号.RTL视图即端口引脚说明,如下图所示其内部结构如下图所示所有时钟输出均上BUFG,第二个DCM输出的LOCK信号作为DDR2控制器的复位信号,不过最新版本的UG086推荐使用PLL方式,相信结构会更加精简.1.2.2 ddr2_test_control模块本模块实现对例化IP核的控制.内部由状态机实现对IP核控制信号,读写数据信号,地址信号的输出以及输入数据采集,采用chipscope观察,测试机理为:先对DDR2执行一个burst写操作,然后执行相同地址的同样长度的burst读操作,对比写入的数据是否和读出的数据一致.例程采用的时钟为200M时钟,与DDR2的工作时钟一致,所以没有添加任何FIFO.将来使用时,若用户时钟不为200M时,需要从读写端分别添加两个FIFO实现切换工作.1.2.3 DDR2 IP核的例化Step1:是用core gen工具,新建工程,利用MIG模块生成DDR2控制器IP核.选定芯片,以及硬件描述语言Step2:搜索MIG,并打开MIG,见下图 ,并点击nextStep,本设计例化一个控制器,所以默认选项即可,直接nextStep3:直接nextStep4:直奔主题Step5:重要的一步,DDR2工作在200M(双沿400M),因此周期选择5000PS,虽然外部的DDR2硬件是8BIT位宽,但是在这里选择的硬件型号却选择为16bit位宽,而用户数据位宽选择32BIT,这样对于FPGA来说相当于两片16bit的芯片组成的存储结构.两片8bit的存储芯片共用控制线.使能MASK功能Step6:按照下图配置,选择不同的工作模式可以.例程1采用burst4的传输模式,直接在Step7:禁用PLL,下面的差分单端时钟自动变灰,这样,就需要外围时钟产生模块产生单端(FPGA parameter 中修改参数即可,这些参数都可变.next内部的)时钟了,通过查阅UG086文档,推荐使用PLL,这样,1.2.1的内容可以忽略.Step8:连点两次next,跳到如下界面,本界面支持两种方式的UCF配置,第一支持XILINX推荐的方式,这样的方式显然适合先做FPGA逻辑验证,然后再画PCB板,UCF配置自由灵便,.第二种就是固定模式的,本人此次调试就采用如下模式,直接利用已有资源,读取UCF文件(read ucf file选型),配置信息自动加载进去,稍作修改(INI_DONE,ERROR RST等信号)即可投入使用.见下图选中FIXED PIN OUT选项,直接nextStep9选中想要的文件后,即可得到下图点击readucf,并且找到你所需要的UCF文件见下图点击打开即可得到下图有几个信号需要你添加IO,随便填上,先过了这一关,一会UCF生成后再来收拾这些无关紧要的信号Step10:一路next,直到最后生成.关闭congen1.3 调试过程IP核生成的文档结构如下图所示我们最关心的当属user_design文件夹,rtl中的所有文件是毫无疑问要添加到工程中的,另外一个重要的文件为par文件夹中的ucf文件,前面说过,要做稍微的修改,至于修改哪些视硬件结构而定,例如本应用中只需要一个CS片选即可,那么cs1应当忽略,另外inidone不需要输出,err也不需要输出,应当去掉,DDR2的复位为内部输入,不需要外部输入,因此也去掉,否则综合实现的过程中一定会报错.1.3.1成功的INI_DONE信号这是成功的第一步,如果ini_done一直为低,那后续工作无法开展.1.3.2 burst4调试结果ddr2_test_control模块中一个burst(BL=4)写入内容如下:Chipscope读出的数据如下图所示从图中可以看出DDR2控制器输出的rd_data_valid与写入的数据一直,调试成功1.3.3 burst8调试结果将BL改为8,写入的内容如下:Chipscope调试结果如下图所示:1.4调试中的几个小问题1.4.1.Four bursts(BL=4)的错误理解由于看文档的不仔细,在查阅UG086 P384的时候,错误的理解为此时序图为一个burst的传输,实际上该图突发传输了4次,同理P386的读burst也是4次.xinlinx这个地方为什么不写成3次,或者5次,如果是这样,一定不会误导本人….浪费了两天时间..1.4.2.mask信号在看原设计的时候,由于是用vhdl写的,所以看起来很费劲,我只看了RTL视图,原设计RTL 视图mask信号浮空不接,因此我在设计中直接将mask置0.后来才知道mask信号的意义.1.4.3 地址信号本应用的DDR2地址参数配置如下:parameter BANK_WIDTH = 3, // # of memory bank addr bits.parameter COL_WIDTH = 10, // # of memory column bits.parameter ROW_WIDTH = 14, // # of memory row and # of addr bits.parameter CS_WIDTH = 2, // # of total memory chip selects.按照UG086对于用户接口地址总线的说明,这样实际的地址宽度为2+3+10+14为29bit,未使用的地址应当置1.因此DDR2的地址0对应的地址总线数据为(3’b111,28’d0)。

chipscope使用方法

chipscope的学习与使用(1) chipscope有三个主要的功能：1、ChipScope Core Inserter配置ICON核配置ILA核触发参数、捕获参数、网线连接2、ChipScope Pro Analyzer初始化边界扫描链，选择芯片型号配置芯片(JTAG CLOCK)设置触发条件观察信号波形3、ChipScope Pro Generator生成ICON核生成ILA核通过功能1生成了一个CDC文件，在这个CDC文件中需要配置一下触发参数的个数、深度以及连接。

最后工程需要重新run一下。

功能1通过后，可以双击Analyze Design Using ChipScope来启动分析仪，通过分析仪可以查看CDC 文件中配置的连线的波形。

功能3是一个集成功能，它把功能1和功能2集成为一个功能。

功能3需要打开ChipScope Pro Generator软件，在这个软件中新建一个工程，配置芯片型号以及合适的语言(V erilog HDL)，配置ICON核和ILA核。

之后在工程中加入这两个文件：xxx_icon.xco和xxx_ila.xco文件在工程.v文件中加入ICON核和ILA核的调用，这时不需要把cdc文件，而且CDC文件需要从工程中移除。

下面是一个小的例子(调用ICON核和ILA核)：wire [w_icon-1 : 0] con;wire [w_trig-1 : 0] p_data;xxx_icon u_icon(.CONTROL0(con));xxx_ila u_ila(.CLK(clk),.CONTROL(con),.TRIG0(p_data));最后再打开分析仪就可以来查看波形了，如果需要有时候可以再次加载CDC 文件。

以下是具体的操作说明：ChipScope Pro Generator打开方式：(见图《软件打开》)开始->程序->Xilinx ISE Suite 12.4->ISE Design Tools->CORE Generator打开这个软件后，新建一个工程。

XILINX软件安装教程

XILINX软件安装教程本文以ISE_SFD10.1的安装过程为例介绍了XILINX FPGA开发软件的安装过程，包括ISE、EDK、ChipScope和DSP_Tools组件，请同学们上课前自行安装完毕，同时本课程流程中会用到Modelsim SE6.5a(推荐版本)和Synplify pro9.6.2，同样请提前安装。

1、安装ISE软件打开~\ise_SFD\ise文件夹，双击setup.exe开始安装点Next输入序列号（在sn.txt.txt文件中），然后点Next点Next勾选接受，点Next勾选接受，点Next请注意图片中的文字，选择好路径后点Next选择所有器件后点Next选择安装环境变量等信息后点Next注意按上面的文字操作，然后点Next点Install，开始安装安装完成！下面开始升级。

转到上一级目录，双击10_1_03_win.exe，安装包自解压点OK点OK确保此时没有运行XILINX组件，点OK软件升级成功！下面升级IP库打开~\ise_SFD\ise_101_ip_update3_install文件夹，双击setup.exe开始安装点OKISE安装成功，2、安装EDK进入~\ise_SFD\edk\edk文件夹，双击setup.exe开始安装点Next点Next点Next勾选接受，然后点Next勾选接受，然后点Next安装目录应该和ISE相同，会自动检测的。

点Next点Next点Next同样取消在线升级，稍后用升级包升级，选择好了后点Next点Install开始安装下面开始对EDK升级切换到~\ise_SFD目录，双击10.1_03_edk_nt.exe点setup开始安装点OK确保没有运行XILINX，点OKEDK安装完成3、安装ChipScope解压chipscope_SFD.tar压缩包进入~\ise_SFD\chipscope目录，双击setup.exe开始安装点Next点Next点Next点Next勾选接受后点Next点Next点Next点Next取消在线升级，稍后会用升级包升级点Install开始安装安装完成，下面开始升级切换到~\ise_SFD目录双击ChipScope_Pro_10_1_03_win.exe开始升级点OK点OK确保没有运行XILINX，点OK升级完成4、安装DSPTOOLS解压dsptools_SFD.tar进入dsptools_SFD目录，双击setup.exe开始安装点Next点Next点Next勾选接受后点Next勾选接受后点Next点Next点Next点Next点Install过程中会出现要求安装Matlab的界面，有版本限制，可以以后再处理：下面是安装另外一个附加组件：一路Next、同意直到出现：恭喜你！漫长的安装过程结束了！如果有什么意见或建议问题可以Q我。