试卷答案3

华北航天工业学院试题
课程名称：可编程器件EDA技术与实践
试卷种类：期末考试（A）卷，共5页
班级：姓名：学号：成绩：
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1．基于可编程器件EDA技术主要包括四大要素，分别为大规模可编程器件、硬件描述语言、软件开发系统、实验开发系统。

2．可编程器件分为PLD和PAC。

3．CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。

4．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。

5．CPLD中的逻辑单元是大单元，适合逻辑型系统系统；FPGA的逻辑单元是小单元，
适合数据型系统系统。

6．根据数字系统的功能定义，可将整个系统划分为两个子系统：数据处理子系统和控制子系统。

7．MAX＋PLUSII支持的设计输入方法有图形输入，波形输入，文本输入。

8．图形文件的扩展名是GDF ，仿真通道文件的扩展名是SCF，波形文件的扩展名是WDF，使用VHDL语言，文本设计文件的扩展名是.VHD 。

三、简答题20分（每题5分）
1．设计时怎样选择CPLD和FPGA芯片？
从以下几个方面进行选择：
1．逻辑单元
CPLD中的逻辑单元是大单元，通常其变量数约20～28个。

FPGA逻辑单元是小单元，其输入变量数通常只有几个，
2．内部互连资源与连线结构
FPGA单元小、互连关系复杂，所以使用的互连方式较多。

CPLD不采用分段互连方式，它使用的是集总总线。

3．编程工艺
CPLD属于只读（ROM）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。

FPGA芯片采用RAM型编程，功耗低，但掉电后信息不能保存，必须与存储器联用。

每次上电时须先对芯片配置，然后方可使用。

4．规模
逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。

对于大规模的逻辑
设计,则多采用FPGA.
5．FPGA和CPLD封装形式的选择
FPGA和CPLD器件的封装形式很多。

同一型号的器件可以多种不同的封装。

2．说明用原理图输入方法设计电路的详细流程。

答：MAX+PLUSⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。

设计输入：可以采用原理图输入、HDL语言描述、及波形输入等几种方式。

设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。

然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。

设计校验（项目仿真）：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。

器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。

在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。

3．说明端口模式INOUT和BUFFER有何异同点。

答：INOUT：双向端口；BUFFER：输出并向内部反馈。

4．简述元件例化语句的作用，组成及格式。

答：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用。

引用时就会用到元件声明和元件例化语句。

二者缺一不可。

1）元件声明
COMPONENT 元件实体名
PORT （元件端口信息）；
END COMPONENT；
2）元件例化
例化名：元件名PORT MAP （端口列表）
三、判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。

（10分）
（10分）
程序1：
library ieee;
use ieee.std_logic_1164.all;
ENTITY mux21 is
port(a，b，sel：in std_logic;
y:out std_logic；)；
end mux21；
architecture one of mux21 is
BEGIN
PROCESS（SEL，a，b）
IF sel=’0’ THEN y<=a；
ELSE y<=b；
End if；
End process;
End ONE；
程序2：
signal A,EN: std_logic;
process(A,EN)
variable B: std_logic;
begin
if EN=1 then B:=A;
end if;
end process;
四、解释程序（30分）
要求：
1．解释带有下划线的语句。

2．画出该程序的原理图符号。

3．说明该程序逻辑功能。

Library ieee; 定义元件库
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity up_down is 实体说明
Port(clk,rst,en,up: in std_logic;
Sum: out std_logic_vector(2 downto 0);
Cout: out std_logic);
End up_down;
Architecture a of up_down is 结构体说明
Signal count: std_logic_vector(2 downto 0);
Begin
Process(clk,rst) 进程，敏感信号为clk rst
Begin
If rst=’0’ then
Count<=(others=>’0’);异步清零
Elsif rising_edge(clk) then 上升沿
If en=’1’ then计数控制端EN=1
Case up is
When ‘1’ => coun t<=count+1; UP=1加法计数
When others =>count<=count-1; UP=0减法计数
End case;
End if;
End if;
End process;
Sum<=count;
Cout <=’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’;进位信号
End a;
异步清零，同步计数的三位二进制可逆计数器
五、编程序（20分）
1．已知电路原理图如下，请用VHDL语言编写其程序
library ieee;
use ieee.std_logic_1164.all;
ENTITY mux21 is
port(a,b,s:in bit;
y:out bit);
end mux21;
architecture one of mux21 is
single d,e:bit;
begin
d<=a and (not)s;
e<=b and s;
y<=d or e;
end one;
2．用元件例化语句设计如图所示电路。

元件为2输入与非门。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY yf4 IS
PORT( A,B,C,D: IN std_logic;
Z: OUT std_logic);
END yf4;
ARCHITECTURE a OF yf4 IS
COMPONENT yf2
PORT (A1,B1: IN std_logic;
C1: O UT std_logic);
END COMPONENT;
SIGNAL X,Y: std_logic ;
BEGIN
U1:yf2 PORT MAP (A,B,X);
U2:yf2 PORT MAP (C,D,Y);
U3:yf2 PORT MAP (A1 => X, C1=>Z, B1 => Y);
END a;。