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汇编语言的优点
汇编语言具有高效、可移植性、 可维护性等优点，适用于编写操 作系统、编译器等关键软件。
汇编语言的缺点
汇编语言编写复杂，容易出错， 且可移植性较差，需要针对不同 的计算机体系结构进行修改。
高级语言
01
高级语言的定义
高级语言是一种抽象程度更高的 编程语言，它使用更接近自然语 言的语法和语义。
实验提供参考。
THANKS FOR WATCHING
感谢您的观看
串行接口的数据传输速率比并行 接口慢，但只需要一根数据线， 因此成本较低。
03
串行接口的常见标准包括RS-232 、RS-422和USB。
04
中断控制器
中断控制器是微机中的一 种重要组件，它负责管理 计算机系统中断的处理。
中断控制器可以管理硬件 设备的中断请求，例如键 盘、鼠标和计时器等。
ABCD
并行接口通常用于连接打印机、磁盘驱动器等高速设备， 因为这些设备需要快速传输大量数据。
并行接口的常见标准包括ECP、EPP和USB。
串行接口
01
串行接口是一种数据传输方式， 它通过单个数据线逐位传输数据 。
02
串行接口通常用于连接鼠标、调 制解调器等低速设备，因为这些 设备不需要快速传输大量数据。
语音识别和图像处理
利用微机原理与接口技术，可以实现语音识 别和图像处理等功能，提高办公自动化水平 。
在家用电器中的应用
1 2 3
智能家居控制
微机原理与接口技术可以用于智能家居控制，实 现家用电器的远程控制和自动化控制。
电视和音响设备控制
通过微机原理与接口技术，可以实现电视和音响 设备的智能控制，提供更加便捷和智能的娱乐体 验。
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存储器芯片容量＝单元数×存储器接收到从CPU给出的有效地址到完成一次读出和写 入数据所需要的时间。
3.功耗
MOS型存储器的功耗小于相同容量的双极性存储器， CMOS器件功耗低，速度慢；HMOS的存储器件在速度、 功耗、容量方面进行了折衷。
11:42
12
4.可靠性
11:42
8
二、存储器组织
16位微机系统配置两个存储体，分别连接数据总线 D7～D0和D15～D8，一次数据总线传送16位数据；
32位微机系统配置4个存储体，分别连接数据总线 D7～D0，D15～D8， D23～D16及D31～D24，一次数 据总线传送32位数据；
Pentium以上微机系统配置8个存储体，分别连接64 位数据总线。
容量大小：受到地址总线位数的限制。8086系统，20条地址 总线，可以寻址内存空间为1M字节；80386系统，32条地址总 线，可以寻址4G字节。
存放内容：系统软件（系统引导程序、监控程序或者操作系
统中的ROM BIOS等）以及当前要运行的应用软件。
11:42
2
（1）RAM随机存取存储器（Random Access Memory）
指存储器对电磁场和温度变化等的抗干扰能力，以及高速使 用时的正确存取能力。
5.寿命
Flash Memory寿命大于EEPROM，EEPROM寿命大于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高， 但速度快；DRAM相对廉价，但是速度较慢。
11:42
13
§5-2 随机存取存储器RAM
DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般， PC机的标准存储器都采用DRAM组成。
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3.功耗
MOS型存储器的功耗小于相同容量的双极性存储器， CMOS器件功耗低，速度慢；HMOS的存储器件在速度、 功耗、容量方面进行了折衷。
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4.可靠性
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8
二、存储器组织
16位微机系统配置两个存储体，分别连接数据总线 D7～D0和D15～D8，一次数据总线传送16位数据；
32位微机系统配置4个存储体，分别连接数据总线 D7～D0，D15～D8， D23～D16及D31～D24，一次数 据总线传送32位数据；
Pentium以上微机系统配置8个存储体，分别连接64 位数据总线。
容量大小：受到地址总线位数的限制。8086系统，20条地址 总线，可以寻址内存空间为1M字节；80386系统，32条地址总 线，可以寻址4G字节。
存放内容：系统软件（系统引导程序、监控程序或者操作系
统中的ROM BIOS等）以及当前要运行的应用软件。
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2
（1）RAM随机存取存储器（Random Access Memory）
指存储器对电磁场和温度变化等的抗干扰能力，以及高速使 用时的正确存取能力。
5.寿命
Flash Memory寿命大于EEPROM，EEPROM寿命大于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高， 但速度快；DRAM相对廉价，但是速度较慢。
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§5-2 随机存取存储器RAM
DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般， PC机的标准存储器都采用DRAM组成。
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微机原理与接口技术PPT课件(共16章)10可编程接口芯片及其应用
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10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示，其中包括三个8位并行 数据I/O端口，两个工作方式控制电路，一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下：
1.三个8位并行I/O端口PA、PB、PC。 PA口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字：可以对PC口各位进行按位操作，以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字，即可把PC口的某一位 置“1”或清“0”，而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位，D7=0表示本字是置位/复位控制字；D6-D4 未用，一般置成000；D3~D1用来确定对PC口的哪一位进行置位/复位操作； D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作，置 STB，启动外围设备
外围设备不空，等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空，等待
N RDY=1 Y
数据写入8255A，并锁存
PC口位操作，产生STB脉冲
（a）读操作流程图
(b) 写操作流程图
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10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口：具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示，其中包括三个8位并行 数据I/O端口，两个工作方式控制电路，一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下：
1.三个8位并行I/O端口PA、PB、PC。 PA口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字：可以对PC口各位进行按位操作，以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字，即可把PC口的某一位 置“1”或清“0”，而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位，D7=0表示本字是置位/复位控制字；D6-D4 未用，一般置成000；D3~D1用来确定对PC口的哪一位进行置位/复位操作； D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作，置 STB，启动外围设备
外围设备不空，等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空，等待
N RDY=1 Y
数据写入8255A，并锁存
PC口位操作，产生STB脉冲
（a）读操作流程图
(b) 写操作流程图
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10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口：具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
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（2）如果要对其他段寄存器所指出的存储区 进行直接寻址，则本条指令前必须用前缀指出 段寄存器名。
21018H 21019H
AA 数 BB 据
段
8
三、直接寻址
• 操作数的存储区是在DS段以外的段中，则应 在指令中指定段跨越前缀：
• MOV BX, ES:[2000H] 设ES＝3000H，则指令执行后是将32000H
• 操作数的寻址方式有以下几种：
•
立即数寻址
寄存器寻址
直接寻址
寄存器间接寻址
寄存器相对寻址
基址加变址寻址
相对的基址加变址寻址
• 例：指令形式：
MOV AX， 0000H； AX← 0000H
助记符 目的操作数 源操作数
4
一、立即数寻址
• 操作数紧跟在操作码的后面，与操作码一起放在码段
区域，立即数可以为8位，也可以为16位。
设SS＝3000H，BP＝2000H， COUNT＝1050H
有效地址为： EA＝2000H＋1050H＝3050H
物理地址： 堆栈段＝30000H＋3050H＝33050H
存储器
M
10000H 8B 代
10001H 86 码
10002H
段
AH AL BB AA
33050H 33051H
AA 堆 BB 栈
代码：8B 07
设 DS＝2000H，BX＝5000H CS＝1000H，IP＝0000H
物理地址： 代码段：CS000H 8B 代
10001H 07 码
10002H
段
数据段：DS ×16＋BX＝25000H
AH AL
BB AA
25000H 25001H
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指令MOV BX，[BP+COUNT]书写有下面的等效形式： MOV BX，[BP]+COUNT MOV BX，COUNT[BP] 这种寻址方式可用于表格的处理，通过位移量来设置表格的首地址；利 用修改基址寄存器或变址寄存器的内容来获得表项的值。
6 、基址变址寻址
操作数的有效地址是一个基址寄存器和一个变址 寄存器的内容之和。其物理地址为： （DS）×16＋（BX）＋（SI/DI） 或（SS）×16+(BP)+（SI/DI）
例3-8基址变址寻址，假定（DS）=2000H，（SS）＝ 3000H，（BX）=1800H，(BP)=2080H ，(DI)=1000H， (SI)=0800H， (22800H)=80CFH，(32880H)=067AH MOV AX，[BX][DI] MOV AX，[BP+SI]
7、 基址变址相对寻址
3 、直接寻址
直接寻址指的是操作数在存储器中的有效地址EA (Effective Address )直接包含在指令中，书写时 有效地址加上中括号
例3-3 存储器直接寻址 MOV AX，[1000H] ；将DS段的1000H和1001H两个 单元的内容送入AX寄存器中 MOV BX，ES：[2000H] ；将ES段的2000H~2001H两个 单元的内容送入BX寄存中，其中ES为段超越前缀 MOV AX，BUF ；将DS段内以有效地址BUF （符号地址）起始的两个单元的内容送入AX寄存 器中
练习
指出下列指令中源操作数的寻址方式。若 是存储器寻址，写出有效地址和物理地址； 设 （DS）=3000H，（ES）=1000H， （SS）=1500H，（SI）=00B0H， （DI）=5040H，(BX)=0700H,(BP)=1200H; 1) MOV AX,2040H 2) MOV DX,[BP] 3) MOV DI,ES:[BX+2] 4) MOV BX,[20H] 5) MOV AX,[BX+DI] 6) MOV AX,[BX+SI+1]
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例3-43 将AX的最高位移入DX的最低位 RCL AX，1 ；将AX的最高位移位CF RCL DX，1 ；将CF移入DX的最低位 例3-44 将AX＝00A2H，BX=00B4H，装配在一起形成 AX＝A2B4H MOV CL，8 ；(CL)←移位数8 ROL AX，CL ；AX循环左移8位（AX）=A200H ADD AX，BX
例3-40 NOT AL ；AL中内容求反码，结果在AL中 NOT BX ；BX中内容求反码，结果在BX中 NOT WORD PTR [1000H] ； 1000H和1001H 2个单元中 的内容求反码，再送回这 FH OR AL，0FH XOR AL，0FH TEST AL，0FH
；AL中的高4位请零 ；AL中的低4位置1 ；AL中的低4位求反 ；检查AL中的低4位是否全为零
练习1：对AL寄存器的D7D6清零，D5D4置 “1”， D3D2取反，D1D0不变 AND AL,3FH OR AL,30H XOR AL,0CH 练习2：将AH的D7D5D3D1置1，其他位保持不变； 将AL的D7D5D3D1取反 OR AH,0AAH XOR AL, 0AAH
作用：通常对某些位置1。 除了AF 影响其他五位且 OF=CF=0
1．逻辑运算指令
5）．异或（按位加）指令XOR 语句格式： XOR OPD，OPS 功能：目的操作数与源操作数做按位加运算，结 果送入目的地址。 即（OPD）⊕(OPS) →OPD。 说明：按位加的运算法则为；1⊕1=0，1⊕0=1， 0⊕1=1，0⊕0=0。 作用：用1与某位异或就是取反。 除了AF 影响其他五位且 OF=CF=0
最高位
CF
最低位
d）带CF的循环右移指令RCR
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查询传送方式输入接口电路
& RD
输 入 设 备
锁 存 器
三态 缓冲 器 (8)
DB
D7
STB
R Q
端口 地址 译码 器
数据端口译码输出
AB
M/IO
+5V
D
三态 缓冲 器 (1)
&
状态端口 译码输出
RD
例题
设接口电路中状态端口的地址为STATUS，数据 端口的地址为DATA，则CPU读取输入设备的数 据应执行下列程序段：
5.4
CPU与外设之间的数据传送方式
• 5.4.1 程序控制方式
• 5.4.2 中断传送方式
• 5.4.3 直接存储器存取方式
返 回
5.4.1 程序控制方式
程序控制方式是指CPU与外设间的数据传 送是在程序的控制下完成的一种数据传送 方式。 分为两种 1. 无条件传送方式 2. 查询传送方式
中断方式输入的接口电路
输 入 设 备 数据 选通 输 入 锁 存 器 三 态 缓 冲 器 D7～D0 地址总线 端口 译码
+5V
中断 请求 D Q
RD
INTA
中断 屏蔽Q 触发器
INT
返 回
5.4.3 直接存储器存取方式
DMA控制器从CPU完全接管对总线的控制，数据 交换不经过CPU，而直接在内存和I/O设备之间 进行。 优点:传送速率很高，这对高速度大批量数据传 送特别有用。 缺点:要求设置DMA控制器，电路结构复杂，硬 返 回 件开销大
返 回
例题
例 当I/O状态端口0378H的Bit1（D1位）为0时，表 示外设忙；为1则表示外设可以接收数据。试编程 根据外设的状态将当前数据段中从BUFFER开始的 连续100个字节的内容从I/O数据端口03F8输出到外 设 LEA SI，BUFFER MOV AL，[SI] MOV CL，100 MOV DX，3F8H AGAIN： MOV DX，378H OUT DX，AL WAIT： IN AL，DX INC SI DEC CL TEST AL，02H JNZ AGAIN JZ WAIT
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9
CPU
A0~~A9 CS A0~~A9 CS A0~~A9 CS A0~~A9 CS
1KX4
WR D0~~D3 D4~~D7 D0~~D3 WE
1KX4
WE D4~~D7
1KX4
WE D0~~D3
1KX4
WE D4~~D7
第6章 存储器
按存取方式分类
随机存取存储器 （RAM） 半导体存储器 静态RAM（SRAM）
动态RAM（DRAM）
掩膜式ROM
可编程ROM（PROM）
只读存储器 （ROM）
可擦除PROM（EPROM） 电可擦除PROM（E2PROM）
说明
（1）随机存取存储器RAM 信息可以随时写入或读出 关闭电源后所存信息将全部丢失 静态RAM采用双稳电路存储信息，而动态RAM是以 电容上的电荷存储信息。 静态RAM速度更快，而动态RAM的集成度更高、功 耗和价格更低，动态RAM必须定时刷新。
3．存储芯片的选用和地址分配
存储芯片类型和芯片型号的选择因素 存放对象 存储容量 存取速度 结构 价格
6.4.2 存储器与地址总线的连接
存储器与地址总线的连接，本质上就是在地址分配的 基础上实现地址译码，保证 CPU 能对存储器中所有单 元正确寻址。 它包括两方面内容：一是高位地址线译码，用以选择 存储芯片；二是低位地址线连接，用以通过片内地址 译码器选择存储单元。
存储器与CPU接口的一般问题
–CPU总线的负载能力 –存储器与CPU之间的时序配合
–存储芯片的选用和地址分配
1．CPU总线的负载能力
通常 CPU 总线的负载能力是一个 TTL 器件或 20 个 MOS器件。 一般小型系统中， CPU 可直接与存储器芯片相连。 而在较大系统中，当总线负载数超过限定时应当 加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器， 如74LS244，Intel8282等，而数据线是双向传动 的 ， 故 采 用 双 向 驱 动 器 ， 如 7 4 LS245、 Intel8286/8287等。
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SI
它支持间接寻址、变址寻址、基址 指示数据段（段默认）或其他
加变址寻址等多种寻址
段（段超越）中源操作数的偏
移地址
目的变址（Destination Index） 串操作时用作目的变址寄存器，
DI 寄存器。它支持间接寻址、变址寻 指示附加段（段默认）中目的 址、基址加变址寻址等多种寻址 操作数的偏移地址
堆栈向低地址方向生成。数据每次进栈时堆栈指针 SP向低地址方向移动(减2)；反之，数据出栈时， SP向高地址方向移动(加2)
(2)BP、BX都被称为基址指针，但两者用法不同。BP 只能寻址堆栈段(段缺省)，不允许段跨越；BX可以寻 址数据段(段缺省)，也可以寻址附加段(段跨越)。
(3)由于大多数算术和逻辑运算中又可以使用BP、SP和 变址寄存器，因而也将这4个寄存器归入通用寄存器组。 使用中应该注意这4个寄存器只能用于16位的存取操作
2.总线接口部件BIU
(1) BIU的功能: 1) BIU从主存取指令送到指令队列缓冲器 2) CPU执行指令时，总线接口单元要配合 EU从指定的主存单元或外设端口中取数据， 将数据传送给EU或把EU的操作结果传送 到指定的主存单元或外设端口中 3) 计算并形成访问存储器的20位物理地址
第2章 微处理器
微处理器，又称中央处理单元（Central Processing Unit,CPU)是采用大规模（LSI）或超大 规模集成电路（VLSI）技术制成的半导体芯片。它 将控制单元，寄存器组，算术逻辑单元（ALU）及 内部总线集成在芯片上，组成具有运算器和控制器 功能的部件。
2.1 8086微处理器的结构
(3)BIU的特点：
2) 地址加法器是用来产生20位存储器物理地址 的。物理地址的计算公式为： • 物理地址(20位)= 段基址(16位)×16+ 偏移地 址(16位) {由寻址方式计算出的有效地址EA（Effective Address） }
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1 统一编址方式
从存储器空间划出一部分地址空间给I/O设备，把I/O 接口中的端口当作存储器单元一样进行访问，不设置 专门的I/O指令 优点： 访问I/O端口可实现输入/输出操作，还可以对端口内 容进行算术逻辑运算、移位等等； 能给端口有较大的编址空间，这对大型控制系统和 数据通信系统是很有意义的；
2．状态信息
CPU 在传送数据信息之前，经常需要先了解外 设当前的状态。如输入设备的数据是否准备好 、输出设备是否忙等。
用于表征外设工作状态的信息就叫做状态信息， 它总是由外设通过接口输入给CPU的。 状态信息的长度不定，可以是1个二进制位或 多个，含义也随外1 为什么要设置接口电路
CPU与外设两者的信号线不兼容，在信号线功能定义、逻 辑定义和时序关系上都不一致 两者的工作速度不兼容，CPU速度高，外设速度低
若不通过接口，而由CPU直接对外设的操作实施控制，就 会使CPU处于穷于应付与外设打交道之中，大大降低CPU的 效率 若外部设备直接由CPU控制，也会使外设的硬件结构依赖 于CPU，对外设本身的发展不利。
用来发布控制命令、控制外设工作的 信息，例如A/D转换器的启停信号。
控制信息总是CPU通过接口发出的。
返 回
5.1.3 接口的基本功能
1 ． 2． 3. 4． 5. 6 ． 7. 8. 数据缓冲功能 端口选择功能 信号转换功能 接收和执行CPU命令的功能 中断管理功能 可编程功能 返回外设状态的功能 数据宽度与数据格式转换的功能
I/O端口地址选用的原则
凡是被系统配置所占用了的地址一律不能使用 原则上讲，未被占用的地址，用户可以选用，但 对计算机厂家申明保留的地址，不要使用，否则 会发生I/O地址重叠和冲突，造成用户开发的产品 与系统不兼容而失去使用价值 一般，用户可使用300～31FH地址
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NMI——不可屏蔽中断情求〔输入〕，上升沿有效。有效时 表示外部有不可屏蔽中断恳求。
RESET——复位〔输入〕，高电平有效。有效时将终止 80486正在进展的一切的操作，并设置80486为初始形状。在 RESET之后，80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕，高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕，低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕，低电平有效。BS8 和BS16均由外部硬件提供，用来控制数据总线传送的速度， 以满足8位和16位设备数据传送的需求。当BS8有效时，传送 8位数据；BS16有效时，传送16位数据; BS8和BS16同时有效 时，传送8位数据；BS8和BS16均无效时，传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕，高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕，低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前，将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕，高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕，高电平有效。其它总线 设备要求运用系统总线时，经过HOLD向80486提出总线坚 持恳求。
RESET——复位〔输入〕，高电平有效。有效时将终止 80486正在进展的一切的操作，并设置80486为初始形状。在 RESET之后，80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕，高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕，低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕，低电平有效。BS8 和BS16均由外部硬件提供，用来控制数据总线传送的速度， 以满足8位和16位设备数据传送的需求。当BS8有效时，传送 8位数据；BS16有效时，传送16位数据; BS8和BS16同时有效 时，传送8位数据；BS8和BS16均无效时，传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕，高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕，低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前，将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕，高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕，高电平有效。其它总线 设备要求运用系统总线时，经过HOLD向80486提出总线坚 持恳求。
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例题
例3-45将首地址为SRC的源字符串传送到DEST 为首地址的内存区，字符串的长度为N个字节。 CLD ；DF=0,增量方向 LEA SI，SRC ；DS：SI←字符串首地址 LEA DI，ES：DEST ；ES：DI←目标地址 MOV CX，N ；字符串长度 REP MOVSB ；重复字符串传送
1．基本串操作指令
（1）串传送指令 MOVSB ；字节传送，ES：[DI]←DS：[SI]， SI←SI±1，DI←DI±1 MOVSW ；字传送，ES：[DI]←DS：[SI]， SI←SI±2，DI←DI ±2 DF=0,(SI)和(DI)增量；DF=1， ,(SI)和(DI)减量 不影响FR寄存器的值
5）串搜索指令 SCASB ；字节搜索，AL-ES：[DI]，DI←[DI] ±1. SCASW ；字搜索， AX-ES：[DI]，DI←[DI] ±2 DF=0,(SI)和(DI)增量；DF=1， (SI)和(DI)减量 影响FR寄存器的所有标志位
2．重复前缀指令
格式： REP ；无条件重复前缀指令 REPE/REPZ ；条件重复前缀指令 REPNE/REPNZ ；条件重复前缀指令
（3）存串指令 STOSB ；存字节，ES：[DI]←AL，DI←[DI] ±1 STOSW ；存字， ES：[DI]←AX，DI←[DI] ±2. DF=0,（DI）增量；DF=1， (DI)减量 不影响FR寄存器的值
例题2
使内存中0400H开始的256个单元清零 CLD LEA DI，[0400H] MOV CX, 0080H XOR AX ,AX REP STOSW
REP指令用在MOVS、STOS指令之前，每执行一次串 指令，CX←(CX)-1，直到CX=0，重复执行结束 REPE/REPZ指令用在CMPS、SCAS指令之前，每执 行一次串指令，CX←(CX)-1，并判断ZF标志位是否为 0；只要CX=0或ZF=0，则重复执行结束 REPNE/REPNZ指令用在CMPS、SCAS指令之前，每 执行一次串指令，CX←(CX)-1，并判断ZF标志位是否 为1；只要CX=0或ZF=1，则重复执行结束 LODS指令之前不能添加重复前缀
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中断控制器1 中断控制器2
定时器 并行接口芯片（键盘接口） RT/CMOS RAM 协处理器
020～03FH 0A0～0BFH
040～05FH 060～06FH 070～07FH 0F0～0FFH
表5-1系统板上接口芯片的端口地址
表5-2扩展槽上接口控制卡的端口地址
I/O接口名称 端口地址 200~20FH 370~37FH 270~27FH 3F8~3FFH 2F0~2FFH 300~31FH 3A0~3AFH 380～38FH 3B0~3BFH 3D0~3DFH 3C0~3CFH 1F0~1FFH 3F0~3F7H 360~36FH
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图1-1微机系统各类接口框图
CPU 内存 DB
AB
CB
智能仪器接口
通信接口
过程控制接口
输入接口
输出接口
外存接口
数字化存储 示波器、数 字化万用表
终端、调制 解调器
A/D转换器 开关量输入 D/A转换器 开关量输出
键盘、鼠标、数 字化 仪、光笔、 图形输入仪麦克 风、扫描仪
打印机 显示器
磁盘磁带 软盘光盘
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5.1.1 为什么要设置接口电路
CPU与外设两者的信号线不兼容，在信号线功能定义、逻 辑定义和时序关系上都不一致 两者的工作速度不兼容，CPU速度高，外设速度低
若不通过接口，而由CPU直接对外设的操作实施控制，就 会使CPU处于穷于应付与外设打交道之中，大大降低CPU的 效率 若外部设备直接由CPU控制，也会使外设的硬件结构依赖 于CPU，对外设本身的发展不利。
图解
访问存储单元用地址总线 A19 ～ A0 ，全译码后得到 00000H～ FFFFFH共1MB 地址空间. I/O端口只利用其中的一部 分地址线，即 A15 ～ A0 地 址 线 ， 可 译 出 0000H ～ FFFFH 共 64KB 个 I/O 端口 地址. 由于端口是与存储器隔离 的，所以用户可扩展存储 器到最大容量，而不必为 I/O端口留出地址空间.
7.
返回外设状态的功能
接口电路在执行命令之前、执行命令过程中和 执行命令之后，外部设备及接口电路都会有一 些情况发生，包括正常工作状态和故障状态。
“忙”、“闲”、“准备就绪”、“未准备就 绪”、“满”、“空”、“溢出错”、“格式 错”等 接口中一般都设置状态寄存器，称“状态口”。 状态信号以状态代码形式存放在接口电路的状 态寄存器中。 CPU 从状态口读取状态信息，供 CPU 作出判断 与处理。
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5.2.1 I/0端口
端口（ port ）是接口电路中能被 CPU 直接访问的寄存器的 地址。 计 算 机给接 口 电路中 的 每个寄 存 器分配 一 个端口 ， 因 此,CPU在访问这些寄存器时，只需指明它们的端口，不需 指出是什么寄存器。 CPU 对数据端口进行一次读或写操作，也就是与该接口连 接的外设进行一次数据传输
也就是说，在CPU选中该设备时，它能向系统数据 总线发送数据信号，而在其它时刻，它的输出端必 须呈高阻状态。为此，所有接口的输入端口必须通 过三态缓冲器与系统数据总线相连。
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5.2
I/O端口及其编址方式
• 5.2.1 I/0端口
• 5.2.2 I/O端口的编址方式
• 5.2.3 I/O端口地址分配
5.1.2 接口电路中的信息
数据信息 状态信息 控制信息 习惯上把分别传送这三种信息的端口称为 数据口、状态口、控制口
1．数据信息
（1）数字量： 通常以 8位或16位的二进制数以及 ASCII码的形式传 输，主要指由键盘、磁盘、光盘等输入的信息或主 机送给打印机、显示器、绘图仪等的信息。 （2）模拟量： 模拟的电压、电流或者非电量。对模拟量输入而言， 需先经过传感器转换成电信号，再经A/D转换器变成 数字量；如果需要输出模拟控制量的话，就要进行 上述过程的逆转换。 （3）开关量： 用“0”和“1”来表示两种状态，如开关的通/断、电 机的转/停、阀门的开/关等。
20 AB 20
CPU 16 DB 16 存储器 （1MB）
R/W 控制 MEMR MEMW
控制逻辑 16
8
IOR IOW
I/O端口 （64K个）
图5-2 独立址方式
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5.2.3 I/O端口地址分配
表 5-1 中 分 配 给 每 个 接 口 芯 片 的 I/O 端 口 地址，在实际使用中 并未全部用完。 中断控制器 8259A ， 只使用了 前 面 2 个 端 口 地 址 ， 20H 、 21H （ 主 片 ） 和 A0H ， A1H（从片）。 并行接口芯片 8255A ， 只使用了 前 面 4 个 端 口地址60H～63H。 使用端口地址最多的 DMA控制芯片8237A， 也只用了前面的 16个 地址（0～FH）。 I/O芯片名称 DMA控制器1 DMA控制器2 DMA页面寄存器 端口地址 000～01FH 0C0～0DFH 080～09FH
1.
数据缓冲功能
接口电路中一般都设置有数据寄存器或锁 存器数据口，以解决高速的主机与低速的 外设之间的速度匹配问题，避免因主机与 外设的速度不匹配而丢失数据。
2． 端口选择功能
微机系统中常有多个外设，而 CPU 在任一 时刻只能与一个端口交换信息，因此需要 通过接口的地址译码电路对端口进行寻址。
5.
中断管理功能
当外设需要及时得到CPU的服务，特别是 出现故障需要CPU立即处理时，就要求接 口中设置中断控制器，以便于CPU处理有 关中断事务（如中断请求、中断优先级排 队、提供中断向量等）。
6． 可编程功能
由于 I/O 接口电路大多由可编程接口芯片 组成，因此就有可能在不改变硬件电路的 情况下，只要修改接口驱动程序就可以改 变接口的工作方式，提高了接口的灵活性 和可扩充性，使接口向智能化方向发展。
1．端口
I/O接口通常设置有若干个寄存器，用来暂存CPU 和外设之间传输的数据、状态和控制信息。 一般有三类寄存器，分别是数据寄存器、状态寄 存器、控制寄存器。 接口内的寄存器通常被称为端口。根据寄存器内 暂存信息的类型，分别称为数据端口、控制端口 和状态端口。 每个端口有一个独立的地址， CPU 可以用端口地 址代码来区别各个不同的端口，并对它们分别进 行读/写操作。
用来发布控制命令、控制外设工作的 信息，例如A/D转换器的启停信号。
控制信息总是CPU通过接口发出的。
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5.1.3 接口的基本功能
1 ． 2． 3. 4． 5. 6 ． 7. 8. 数据缓冲功能 端口选择功能 信号转换功能 接收和执行CPU命令的功能 中断管理功能 可编程功能 返回外设状态的功能 数据宽度与数据格式转换的功能
CPU 对状态端口进行一次读操作，就可以获得外设或接口 自身的状态代码
CPU 把若干位控制代码写入控制端口，则意味着对该接口 或外设发出一个控制命令，要求该接口或外设按规定的要 求工作
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5.2.2 I/O端口的编址方式
1 端口地址和存储器地址统一编址，也称存储器 映射方式 2 I/O端口地址和存储器地址分开独立编址，也称 I/O映射方式
2．状态信息
CPU 在传送数据信息之前，经常需要先了解外 设当前的状态。如输入设备的数据是否准备好 、输出设备是否忙等。
用于表征外设工作状态的信息就叫做状态信息， 它总是由外设通过接口输入给CPU的。 状态信息的长度不定，可以是1个二进制位或 多个，含义也随外设的具体情况不同而不同。
3．控制信息
2．地址译码电路
它由译码器或能实现译码功能的其它芯片 构成。
它的作用是进行设备选择，是接口中不可 缺少的部分。这部分电路不包含在集成接 口芯片中，要由用户自行设计。
3．数据缓冲器与锁存器
在微机系统的数据总线上，连接着许多能够向CPU 发送数据的设备，如内存储器、外设的数据输入端 口等。 为了不使系统数据总线的信号传输发生“信息冲 突”，要求所有的这些连接到系统数据总线的设备 具有三态输出的功能。
•5.3.1 门电路译码
•5.3.2 译码器译码 •5.3.3 比较器译码
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5.4
CPU与外设之间的数据传送方式
• 5.4.1 程序控制方式
• 5.4.2 中断传送方式
• 5.4.3 直接存储器存取方式
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缺点： 端口占用了存储器的地址空间，使存储器容量小； 指令长度比专门I/O指令要长，因而执行速度较慢；
2 独立编址方式
I/O端口地址空间和存储器地址空间是独立的、分开 的，即I/O端口地址不占用存储器地址空间。
优点 I/O端口地址不占用存储器空间； 使用专门的I/O指令对端口进行操作，I/O指令短、执 行速度快； 并且由于专门I/O指令与存储器访问指令有明显的区 别，使程序中I/O操作和存储器操作层次清晰，程序 的可读性强。 缺点 这种编址方式中，微处理器对存储器及I/O端口是采 用不同的控制线进行选择的，因而接口电路比较复杂。
3.
信号转换功能
外设所提供的数据、状态和控制信号可能 与微机的总线信号不兼容，所以接口电路 应进行相应的信号转换。
4．
接收和执行CPU命令的功能
CPU 对外设的控制命令一般以代码形式输 出到接口电路的控制端口，接口电路对命 令代码进行识别、分析，分解成若干控制 信号，传送到 I/O 设备，并产生相应的具 体操作。
I/O端口地址选用的原则
凡是被系统配置所占用了的地址一律不能使用 原则上讲，未被占用的地址，用户可以选用，但 对计算机厂家申明保留的地址，不要使用，否则 会发生I/O地址重叠和冲突，造成用户开发的产品 与系统不兼容而失去使用价值 一般，用户可使用300～31FH地址
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5.3
端口地址译码
1 统一编址方式