2020年计算机组成原理第3章习题参考答案
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
计算机组成原理 第3章 习题参考答案
计算机组成原理第3章习题参考答案1. （1）B （2）D （3）B （4）C （5）D （6）C （7）A （8）B2. 解：（1）0.00111 （2）0.11001 （3）-0.101003. 解：[X+Y]变补 = （312022）8[X-Y]变补= （110000）8 溢出（两符号位01）4. 解：（运算过程请参考书中例题）（1）1，101011000010（2）0，000011010010（3）1，000011010010（4）0，0110001110015. 解：（运算过程请参考书中例题）（1）[X/Y]原=1，11000；余=0.10101*2-5=1，11010；余=0.11010*2-5（2）[X/Y]原=1，10000；余=0.01011*2-5（3）[X/Y]原（4）溢出6. 答：原码一位乘法运算过程中，每一步相加的和有可能往前有进位，所以部分积的符号位用一位，以保留往前的进位，然后再进行右移操作；原码两位乘法中的运算过程使用了补码运算，由于有乘2运算，也就是往左移操作，每一步相加的和有可能往前有进位，且有可能影响两个符号位，所以部分积的符号位要三位，以保留往前的进位，然后进行右移操作时可以根据最高符号位确定往右补的编码。
7. 答：运算器的基本结构应包括以下几个部分：(1) 能实现算术和逻辑运算功能的部件ALU；(2) 存放待加工的信息或加工后的结果信息的通用寄存器组；(3) 按操作要求控制数据输入的部件：多路开关或数据锁存器；(4) 按操作要求控制数据输出的部件：输出移位和多路开关；(5) 计算器与其它部件进行信息传送的总线以及总线接收器与发送器；总线接收器与发送器通常是由三态门构成的。
8. 答：浮点加减运算的运算步骤包括：对阶、求和、规格化、舍入、溢出判断。
规则及示例请见书中“浮点加减法运算”一节。
9. 解：原码加减交替法的规则是：当余数为正时，商上1，余数左移一位，减除数绝对值得新余数；当余数为负时，商上0，余数左移一位，加除数绝对值得新余数。
计算机组成原理三章图文稿
计算机组成原理三章集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条 (2) 每个内存条内共有多少DRAM 芯片(3) 主存共需多少DRAM 芯片 CPU 如何选择各内存条 解：(1) 共需条4641664226=⨯⨯M 内存条(2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0D 7、D 8D 15、D 16D 23和D 24D 31，其余同名引脚互连)，需要低14位地址(A 0A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
《计算机组成原理》第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表示什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里?一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得?各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各自允许的最大指令条数是多少?解：X= (24一K)×26一[L/26]双操作数指令的最大指令数：24一1。
单操作数指令的最大指令数：15×26一l(假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口)。
无操作数指令的最大指令数：216一212一26。
其中212为表示某条二地址指令占用的编码数，26为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
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第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512KX8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：220 x —= 4M 字节8(3)用512Kx8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址 进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MX8位 的DRAM 芯片组成该机所允许的最大主存空间，并选用存条结构形式，问； (1) 若每个存条为16MX64位，共需几个存条？ (2) 每个存条共有多少DRAM 芯片？(3) 主存共需多少DRAM 芯片？ CPU 如何选择各存条？ 解：226x64(1) 共需4条存条16M x64(2) 每个存条共有16；V/- 64 =32个芯片4Mx8⑶ 主存共需多少=128个RAM 芯片，共有4个存条，故CPU 4M x 8 4M x 8 选择存条用最高两位地址临和他5通过2： 4译码器实现；其余的24根地址线用 于存条部单元的选择。
3、用16KX8位的DRAM 芯片构成64KX32位存储器，要求： (1)画出该存储器的组成逻辑框图。
⑵ 设存储器读/写周期为0.5uS, CPL •在luS 至少要访问一次。
试问采用哪种 刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍 所需的实际刷新时间是多少？ 解：(1)用16KX8位的DRAM 芯片构成64KX32位存储器，需要用64/Cx32 = 4x4 = 16 16K x8 个芯片，其中每4片为一组构成16KX32位一一进行字长位数扩展(一组的4个芯片 只有数据信号线不互连——分别接D 。
〜DM 叭D®〜仏和加〜皿其余同名引脚220 x 32 需要冷22O X 322I9X 8=8片互连)，需要低14位地址(A°〜AQ 作为模块各个芯片的部单元地址一一分成行、列 地址两次由A 。
计算机组成原理第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系半字长指令、单字长指令、双字长指令分别表示什么意思解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种上述三类指令各自允许的最大指令条数是多少解：X= (24一K)×26一[L/26]双操作数指令的最大指令数：24一1。
单操作数指令的最大指令数：15×26一l(假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口)。
无操作数指令的最大指令数：216一212一26。
其中212为表示某条二地址指令占用的编码数，26为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条为什么解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
计算机组成原理 课后答案 第三章系统总线
第3章系统总线1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？P41答：总线是连接多个部件共享的信息传输线，是各部件共享的传输介质。
总线传输的特点是：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。
2.总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用,是单向的，还是双向的，他们与机器字长、存储字长、存储单元有何关系？答：总线的分类：（1）按数据传送方式分：并行传输总线和串行传输总线；（2）按总线的使用范围分：计算机总线、测控总线、网络通信总线等；（3）按连接部件分：片内总线、系统总线和通信总线。
系统总线是指CPU、主存、I/O设备（通过I/O接口）各大部件之间的信息传输线。
按系统总线传输信息不同，可分为3类：数据总线、地址总线和控制总线。
（1）数据总线：数据总线是用来传输个功能部件之间的数据信息，它是双向传输总线，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
（2）地址总线：地址总线主要是用来指出数据总线上的源数据或目的数据在主存单元的地址或I/O设备的地址，地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口的地址，由CPU输出，是单向的，地址线的位数与存储单元的个数有关，如地址线有20根，则对应的存储单元个数为220。
（3）控制总线：控制总线是用来发出各种控制信号的传输线，其传输是单向的。
3.常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明。
答：总线结构通常有单总线结构和多总线结构。
（1）单总线结构是将CPU、主存、I/O设备都挂在一组总线上，允许I/O 设备之间、I/O设备与CPU之间或I/O设备与主存之间直接交换信息。
这种4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。
计算机组成原理三章
计算机组成原理三章集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K?8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条 (2) 每个内存条内共有多少DRAM 芯片(3) 主存共需多少DRAM 芯片 CPU 如何选择各内存条 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0?D 7、D 8?D 15、D 16?D 23和D 24?D 31，其余同名引脚互连)，需要低14位地址(A 0?A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0?A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
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第三章课后习题参考答案1．有一个具有 20 位地址和 32 位字长的存储器，问：（1）该存储器能存储多少个字节的信息（2）如果存储器由 512K×8位 SRAM芯片组成，需要多少芯片（3）需要多少位地址作芯片选择解：（ 1）∵ 2 20= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（ 1024K/512K）×（ 32/8 ）= 8 （片）（3）需要 1 位地址作为芯片选择。
3．用 16K×8位的 DRAM芯片组成 64K×32 位存储器，要求：(1)画出该存储器的组成逻辑框图。
(2)设 DRAM芯片存储体结构为 128 行，每行为 128×8 个存储元。
如单元刷新间隔不超过 2ms，存储器读 / 写周期为μS, CPU 在 1μS内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少解：（ 1）组成 64K×32 位存储器需存储芯片数为N=（64K/16K）×（ 32 位/8 位） =16（片）每 4 片组成 16K×32 位的存储区，有 A13-A0作为片内地址，用 A15 A14经 2：4 译码器产生片选信号，逻辑框图如下所示：（ 2）根据已知条件， CPU 在期为，如果采用集中刷新，有1us 内至少访存一次，而整个存储器的平均读64us 的死时间，肯定不行；/ 写周所以采用分散式刷新方式：设 16K×8位存储芯片的阵列结构为 128 行× 128 列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=(?s) 取存储周期的整数倍 ?s 的整数倍 )则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为 t MAXt MAX＝× 2－＝ ( μ S)对全部存储单元刷新一遍所需时间为t Rt R＝× 128=64 ( μS)4．有一个 1024K× 32 位的存储器，由128K× 8 位 DRAM芯片构成。
《计算机组成原理》第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表示什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里?一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得?各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各自允许的最大指令条数是多少?解：X= (24一K)×26一[L/26]双操作数指令的最大指令数：24一1。
单操作数指令的最大指令数：15×26一l(假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口)。
无操作数指令的最大指令数：216一212一26。
其中212为表示某条二地址指令占用的编码数，26为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
计算机组成原理第三章答案
正确答案：A你选对了
解析： A、片内总线、系统总线和通信总线为按连接部件不同对总线的分类。存储总线为在单总线基础上又开辟出的一条CPU与主存之间的总线。
2单选(1分)
DMA总线用于___之间交换信息
得分/总分
A.
CPU与主存
B.
I/O设备间
得分/总分
A.
(1)是半互锁 (2)是不互锁 (3)是全互锁
B.
(1)是不互锁 (2)是半互锁 (3)是全互锁
1.00/1.00
C.
(1)是不互锁 (2)是全互锁 (3)是半互锁
D.
(1)是全互锁 (2)是不互锁 (3)是是半互锁
正确答案：B你选对了
得分/总分
A.
链式查询方式
B.
计时器定时查询方式
C.
都可以
D.
独立请求方式
1.00/1.00
正确答案：D你选对了
解析： D、链式查询方式和计时器定时查询方式其优先次序是固定的，设计时可以更改，设计完成后则不能更改。独立请求方式使用排队电路来判优，可通过编程来改变优先次序。
总线带宽
1.00/1.00
C.
信号线数
D.
总线复用
正确答案：B你选对了
解析： B、总线性能包括总线宽度、总线带宽、时钟同步/异步、总线复用、信号线数、总线控制方式及负载能力等。其中总线带宽衡量总线本身所能达到的最高传输速率。
5单选(1分)
以下几种总线判优控制方式中，响应速度快，优先次序控制灵活，但控制线数量多，总线控制更为复杂的是___
解析： A、有效数据为为8位，则比特率为1200*（8/11）=872.72bps
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系半字长指令、单字长指令、双字长指令分别表示什么意思解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种上述三类指令各自允许的最大指令条数是多少466]2一解：X= (2[L/一K)×24一1。
双操作数指令的最大指令数：26一l(假设双操作数指令仅15×21条，为无操作数指令留出单操作数指令的最大指令数：1个扩展窗口)。
1612612为表示某条二地址指令占用的编。
其中一无操作数指令的最大指令数：22一226为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
码数，2 4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条为什么解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
计算机组成原理习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
《计算机组成原理》第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表示什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里?一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得?各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各自允许的最大指令条数是多少?解：X= (24一K)×26一[L/26]双操作数指令的最大指令数：24一1。
单操作数指令的最大指令数：15×26一l(假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口)。
无操作数指令的最大指令数：216一212一26。
其中212为表示某条二地址指令占用的编码数，26为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
《计算机组成原理》第3章习题答案
第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表示什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2．零地址指令的操作数来自哪里?一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得?各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各自允许的最大指令条数是多少?解：X= (24一K)×26一[L/26]双操作数指令的最大指令数：24一1。
单操作数指令的最大指令数：15×26一l(假设双操作数指令仅1条，为无操作数指令留出1个扩展窗口)。
无操作数指令的最大指令数：216一212一26。
其中212为表示某条二地址指令占用的编码数，26为表示某条单地址指令占用的编码数。
此时双操作数和单操作数指令各仅有1条。
4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出一种分配方案，使该指令系统包含：4条三地址指令，8条二地址指令，180条单地址指令。
解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条二地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。
计算机组成原理第3章习题参考答案解析
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
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作者：旧在几作品编号：2254487796631145587263GF24000022 时间：2020.12.13第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
画出逻辑框图如下。
(1) (2) (3) (4)(5) (6) (7) (8) (9) (10) (11) (12) (13) (14) (15) (16) CPUD 0~D 31RAS 0RAS 1RAS 2RAS 3A 0~A 13A 14 A 15A 0~A 6A 0~A 6 A 0~A 6 A 0~A 6 WE WE2-4 译码RASD 0~7 D 8~15 D 16~23 D 24~31D 0~7 D 8~15 D 16~23 D 24~31D 0~7 D 8~15 D 16~23 D 24~31D 0~7 D 8~15 D 16~23 D 24~31WEWEWERASRASRAS(2) 设刷新周期为2ms ，并设16K ⨯8位的DRAM 结构是128⨯128⨯8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)若采用集中式刷新，则每2ms 中的最后128⨯0.5μs=64μs 为集中刷新时间，不能进行正常读写，即存在64μs 的死时间若采用分散式刷新，则每1μs 只能访问一次主存，而题目要求CPU 在1μS 内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为s msμ625.151282=，可取15.5μs ；对全部存储单元刷新一遍所需的实际刷新时间为：15.5μs ⨯128=1.984ms ；采用这种方式，每15.5μs 中有0.5μs 用于刷新，其余的时间用于访存(大部分时间中1μs 可以访问两次内存)。
4、有一个1024K ×32位的存储器，由128K ×8位的DRAM 芯片构成。
问： (1) 总共需要多少DRAM 芯片? (2) 设计此存储体组成框图。
(3) 采用异步刷新方式，如单元刷新间隔不超过8ms ，则刷新信号周期是多少? 解：(1) 需要32488128321024=⨯=⨯⨯K K 片，每4片为一组，共需8组(2) 设计此存储体组成框图如下所示。
(3) 设该128K ⨯8位的DRAM 芯片的存储阵列为512⨯256⨯8结构，则如果选择一个行地址进行刷新，刷新地址为A 0~A 8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms ，即要在8ms 内进行512次刷新操作。
采用异步刷新方式时需要每隔s msμ625.155128=进行一次，可取刷新信号周期为15.5μs 。
5、要求用256K×l6位SRAM 芯片设计1024K×32位的存储器。
SRAM 芯片有两个控制端：当CS 有效时，该片选中。
当W/R ＝1时执行读操作，当W/R=0时执行写操作。
解：片82416256321024=⨯=⨯⨯K K ，共需8片，分为4组，每组2片即所设计的存储器单元数为1M ，字长为32，故地址长度为20位（A 19~A 0），所用芯片存储单元数为256K ，字长为16位，故占用的地址长度为18位（A 17~A 0）。
由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器字长位数扩展：同一组中2个芯片的数据线，一个与数据总线的D 15~D 0相连，一个与D 31~D 16相连；其余信号线公用(地址线、片选信号、读写信号同名引脚互连)字单元数扩展：4组RAM 芯片，使用一片2:4译码器，各组除片选信号外，其余信号线公用。
其存储器结构如图所示6、用32K ×8位的E 2PROM 芯片组成128K ×16位的只读存储器，试问： (1) 数据寄存器多少位? (2) 地址寄存器多少位?(3) 共需多少个E 2PROM 芯片? (4) 画出此存储器组成框图。
解：(1) 系统16位数据，所以数据寄存器16位(2) 系统地址128K ＝217，所以地址寄存器17位(3)共需片82483216128=⨯=⨯⨯K K ，分为4组，每组2片(4) 组成框图如下~A 147．某机器中，已知配有一个地址空间为0000H ~3FFFH 的ROM 区域。
现在再用一个RAM 芯片(8K ×8)形成40K ×l6位的RAM 区域，起始地为6000H 。
假设RAM 芯片有CS 和WE 信号控制端。
CPU 的地址总线为A 15~A 0，数据总线为D 15~D 0，控制信号为W R / (读/写)，MREQ (访存)，要求：(1) 画出地址译码方案。
(2) 将ROM 与RAM 同CPU 连接。
解：(1) 由于RAM 芯片的容量是8K ×8，要构成40K ×16的RAM 区域，共需要 片1025881640=⨯=⨯⨯K K ，分为5组，每组2片；8K=213，故低位地址为13位：A 12~A 0 每组的2片位并联，进行字长的位扩展有5组RAM 芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A 15~A 13作译码器的选择输入信号(2) ROM 、RAM 与CPU 的连接如图：8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。
存储周期T＝100ns，数据总线宽度为64位，总线传送周期，τ=50ns。
求：顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：q = 64位×8 = 512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t1 = mT = 8×100ns = 8×10-7st2 = T+(m-1)τ= 100ns+7×50ns = 450 ns= 4.5×10-7 s顺序存储器和交叉存储器的带宽分别是：W1=q/t1=512/(8×10-7)=64×107[位/s]W2=q/t2=512/(4.5×10-7)=113.8×107 [位/s]9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。
解：cache的命中率：%8.968024202420=+=+=m c c N N N h主存慢于Cache 的倍率：640240===c m t t r Cache/主存系统的效率：%2.86968.0561)1(1=⨯-=-+=h r r e平均访问时间：ns e t t c a 4.46862.040===10、已知cache 存储周期40ns ，主存存储周期200ns ，cache/主存系统平均访问时间为50ns ，求cache 的命中率是多少?解：已知cache ／主存系统平均访问时间t a =50ns 由于m c a t h t h t )1(-+*= 所以有%75.934020050200=--=--=c m a m t t t t h11、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序运行的时间是否相等。
(1) 循环程序由6条指令组成，重复执行80次。
(2) 循环程序由8条指令组成，重复执行60次。
解：设取指周期为T ，总线传送周期为τ，每条指令的执行时间相等，并设为t 0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为： (1) t = (T+5τ+6t 0)*80 = 80T+400τ+480 t 0 (2) t = (T+7τ+8t 0)*60 = 60T+420τ+480 t 0 所以不相等12、一个由主存和Cache 组成的二级存储系统，参数定义如下：T a 为系统平均存取时间，T 1为Cache 的存取时间，T 2为主存的存取时间，H 为Cache 命中率，请写出T a 与T 1、T 2、H 参数之间的函数关系式。