3-5并行存储器
计算机组成原理复习题（含答案）
计算机组成原理复习题（含答案）计算机组成原理复习题⼀、选择题：1.双字节⼀般指（C ）⼆进制数。
A．1位B．32位C．16位D．8位2.在主机中，能对指令进⾏译码的器件是（D ）。
A．存储器B．ALU C．运算器D．控制器3.若⼀个数的编码是10000000，它的真值是-127，则该编码是（D ）。
A．原码B．移码C．补码D．反码4.在I/O控制⽅式中，主要由程序实现的是（C ）。
A．PPU⽅式B．DMA⽅式C．中断⽅式D．通道⽅式5.在浮点数的表⽰范围中，（B ）在机器数中不出现，是隐含的。
A．阶码B．基数C．尾数D．符号6.指令系统采⽤不同的寻址⽅式的主要⽬的是（ D ）。
A．提⾼访问速度B．简化指令译码电路C．增加内存容量D．扩⼤寻址范围7.若标志寄存器Z=1 ，表明（C ）A．运算结果为负B．运算结果为1 C．运算结果为0 D．运算结果为正8.寄存器间接寻址⽅式中，操作数在（B ）中。
A．寄存器B．存储器C．堆栈D．CPU9．DMA接⼝（B ）。
A．可以⽤于主存与主存之间的数据交换 B．内有中断机制C．内有中断机制，可以处理异常情况 D．内⽆中断机制10.计算机主频的周期是指（A ）A．时钟周期B．指令周期C．⼯作周期D．存取周期11.运算器是由多种部件组成的，其核⼼部件是（D ）。
A．数据寄存器B．累加器C．多数转换器 D. 算术逻辑运算单元12.使CPU与I/O设备完全并⾏⼯作⽅式是（C ）⽅式。
A．程序直接传送B．中断C．通道D．程序查询13.某计算机字长32位，存储容量为64KB，若按照字节编址，它的寻址范围是（B ）A．8K B．16K C．32K D． 4K 14．⽬前我们所说的个⼈台式商⽤机属于( D )。
A．巨型机 B．中型机 C．⼩型机 D．微型机15．冯·诺依曼机⼯作⽅式的基本特点是( B )。
A．多指令流单数据流 B．按地址访问并顺序执⾏指令C．堆栈操作 D．存储器按内容选择地址16．CPU的组成中不包含( A )。
什么是RAIDRAID0,RAID1,RAID2,RAID3,RAID4,RAID5,RAID6,RAID10
一.什么是RAID:RAID是“Redundant Array of Independent Disk”的缩写，中文意思是独立冗余磁盘阵列。
冗余磁盘阵列技术诞生于1987年，由美国加州大学伯克利分校提出。
RAID磁盘阵列（Redundant Array of Independent Disks）简单地解释，就是将N台硬盘通过RAID Controller（分Hardware，Software）结合成虚拟单台大容量的硬盘使用，其特色是N台硬盘同时读取速度加快及提供容错性Fault Tolerant，所以RAID是当成平时主要访问Data的Storage不是Backup Solution。
在RAID有一基本概念称为EDAP（Extended Data Availability and Protection），其强调扩充性及容错机制，也是各家厂商如：Mylex，IBM，HP，Compaq，Adaptec，Infortrend等诉求的重点，包括在不须停机情况下可处理以下动作：RAID 磁盘阵列支援自动检测故障硬盘；RAID 磁盘阵列支援重建硬盘坏轨的资料；RAID 磁盘阵列支援支持不须停机的硬盘备援 Hot Spare；RAID 磁盘阵列支援支持不须停机的硬盘替换 Hot Swap；RAID 磁盘阵列支援扩充硬盘容量等。
一旦RAID阵列出现故障，硬件服务商只能给客户重新初始化或者REBUILD，这样客户数据就会无法挽回。
因此对RAID0、RAID1、RAID5以及组合型的RAID系列磁盘阵列数据恢复，出现故障以后只要不对阵列作初始化操作，就有机会恢复出故障RAID磁盘阵列的数据。
二.关于RAID的技术规范介绍（1）RAID技术规范简介冗余磁盘阵列技术最初的研制目的是为了组合小的廉价磁盘来代替大的昂贵磁盘，以降低大批量数据存储的费用，同时也希望采用冗余信息的方式，使得磁盘失效时不会使对数据的访问受损失，从而开发出一定水平的数据保护技术，并且能适当的提升数据传输速度。
计算机组成原理知识点总结
计算机组成原理知识点总结第一章一、数字计算机的五大部件（硬件）及各自主要功能（P6）计算机硬件组成：存储器、运算器、控制器、输入设备、输出设备。
1、存储器（主存）主要功能：保存原始数据和解题步骤。
包括：内存储器（CPU 直接访问），外存储器。
2、运算器主要功能：进行算术、逻辑运算。
3、控制器主要功能：从内存中取出解题步骤（程序）分析，执行操作。
包括：计算程序和指令（指令由操作码和地址码组成）。
4、输入设备主要功能：把人们所熟悉的某种信息形式变换为机器内部所能接收和识别的二进制信息形式。
5、输出设备主要功能：把计算机处理的结果变换为人或其他机器所能接收和识别的信息形式。
注：1、冯诺依曼结构：存储程序并按地址顺序执行。
2、中央处理器（CPU）：运算器和处理器的结合。
3、指令流：取指周期中从内存读出的信息流，流向控制器。
数据流：在执行器周期中从内存读出的信息流，由内存流向运算器。
二、数字计算机的软件及各自主要功能（P11）1、系统软件：包括服务性程序、语言程序、操作程序、数据库管理系统。
2、应用程序：用户利用计算机来解决某些问题而设计。
三、计算机的性能指标。
1、吞吐量：表征一台计算机在某一时间间隔内能够处理的信息量，用bps度量。
2、响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。
3、利用率：在给定的时间间隔内，系统被实际使用的时间所在的比率，用百分比表示。
4、处理机字长：常称机器字长，指处理机运算中一次能够完成二进制运算的位数，如32位机、64位机。
5、总线宽度：一般指CPU从运算器与存储器之间进行互连的内部总线一次操作可传输的二进制位数。
6、存储器容量：存储器中所有存储单元（通常是字节）的总数目，通常用KB、MB、GB、TB来表示。
7、存储器带宽：单位时间内从存储器读出的二进制数信息量，一般用B/s（字节/秒）表示。
8、主频/时钟周期：CPU的工作节拍受主时钟控制，按照规定在某个时间段做什么（从什么时候开始、多长时间完成），主时钟不断产生固定频率的时钟信号。
第2章-AT89S51单片机的片内硬件结构
（5）OV（PSW.2）溢出标志位：当执行算术指令时，OV用来 指示运算结果是否产生溢出。如果结果产生溢出，OV=1；否则， OV=0。
（6）PSW.1位：保留位，未用。 （7）P（PSW.0）奇偶标志位：该标志位表示指令执行完时， 累加器A中“1”的个数是奇数还是偶数。 P=1，表示A中“1”的个数为奇数。 P=0，表示A中“1”的个数为偶数。 该标志位对串行口通信中的数据传输有重要的意义。在串行通 信中，常用奇偶检验的方法来检验数据串行传输的可靠性。
RESET）； （3）I/O口引脚—P0、P1、P2与P3，为4个8位并行I/O口的外
部引脚。 下面结合图2-2介绍各引脚的功能。
2.2.1 电源及时钟引脚
1．电源引脚 （1）VCC（40脚）：接+5V电源。 （2）VSS（20脚）：接数字地。
12
2．时钟引脚 （1）XTAL1（19脚）：片内振荡器的反相放大器和外 部时钟发生器的输入端。使用片内的振荡器时，该引 脚外接石英晶体和微调电容。当采用外部的独立时钟 源时，本引脚接外部时钟振荡器的信号。 （2）XTAL2（18脚）：片内振荡器反相放大器的输出 端。当使用片内振荡器时，该引脚连接外部石英晶体 和微调电容。当使用外部时钟源时，本引脚悬空。
负载。 P3口还可提供第二功能，其第二功能定义如表2-1
所示，8位）及数据总线使用时， 为双向口。作为通用的I/O口使用时，需加上拉电阻，这时为准双 向口。而P1口、P2口、P3口均为准双向口。
双向口P0与P1口、P2口、P3口这3个准双向口相比，多了一 个高阻输入的“悬浮”态。这是由于P0口作为数据总线使用时， 多个数据源都挂在数据总线上，当P0口不需与其他数据源打交道 时，需要与数据总线高阻“悬浮”隔离。而准双向I/O口则无高阻 的“悬浮”状态。另外，准双向口作通用I/O的输入口使用时，一 定要向该口先写入“1”。以上的准双向口与双向口的差别，在学 习本章2.5节的P0~P3口的内部结构后，将会有更深入的理解。
单片机原理及应用(李桂林)章 (7)
第 7 章 单片机并行扩展技术 图 7－1 8031 最小应用系统
第 7 章 单片机并行扩展技术
8031 芯片本身的连接除了 EA 必 须 接地 地外(选择外 部存储器),其他与 80C51 / 89C51 最小应用系统一样,也必须 有复位及时钟电路。
第 7 章 单片机并行扩展技术
7. 2 总线扩展及编址方法
第 7 章 单片机并行扩展技术
7. 1 单片机的最小系统
最小应用系统,是指能维持单片机运行的最简单配置的系 统。这种系统成本低廉、结构简单,常用来构成简单的控制系 统,如开关状态的输入/输出控制等。对于片内有ROM / EPROM 的单片机,其最小应用系统即为配有晶振、复位电路和电源的 单个单片机。对于片内无 ROM / EPROM 的单片机,其最小系统 除了外部配置晶振、复位电路和电源外,还应当外接 EPROM 或 E2 PROM作为程序存储器使用。
第 7 章 单片机并行扩展技术
图 7－3 所示为线选法应用实例。图中所扩展的芯片地址 范围如表 7 －1 所示,其中 ×可以取“0 ”,也可以取 “ 1 ”,用十六进制数表示的地址如下:
2764 ( 1 ): 4000H~5FFFH ,或 C000H~DFFFH ,有地址重 叠现象。
2764 ( 2 ): 2000H~3FFFH ,或 A000H~BFFFH ,有地址重 叠现象。
第 7 章 单片机并行扩展技术
当然,最小系统有可能无法满足应用系统的功能要求。比 如,有时即使有内部程序存储器,但由于程序很长,程序存储器 容量可能不够;对一些数据采集系统,内部数据存储器容量也可 能不够等,这就需要根据情况扩展 EPROM 、 RAM 、 I / O 口 及其他所需的外围芯片。
第 7 章 单片机并行扩展技术
嵌入式习题
嵌入式习题第一章（1）嵌入式系统的定义是什么？请问：以应用领域为中心，以计算机技术为基础，软件、硬件可以剪裁，适应环境应用领域系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。
（2）详述嵌入式的发展历程和发展阶段。
答:历程：简单操作系统阶段,实时操作系统阶段,面向internet阶段。
发展阶段：第一阶段是scm（单片微型计算机）阶段，第二阶段是mcu（微控制器）阶段，第三阶段是soc阶段，第四阶段是以internet为标志的嵌入式系统。
（3）简述嵌入式系统的特点。
请问：低成本、低实时性、使用嵌入式系统或实时系统、高可靠性、低功耗、环境适应性不好、挤占系统资源太少、rom程序存储、多处理器体系结构、特定工具和方法研发、软件切割。
（4）嵌入式系统的分类：答：1单个微处理器、2不带计时功能的微处理器装置、3带计时器功能的组件、4在制造或控制过程中使用的计算机系统。
（5）基本构成：请问：嵌入式微处理器、外围硬件设备、嵌入式操作系统以及用户应用程序。
（6）嵌入式的应用领域：答：工业、交通、信息家电、家庭智能管理系统、pos网络及电子商务、环境工程与自然、机器人。
（7）嵌入式的发展趋势：请问：1高可靠性、低稳定性2运转速度快、研发周期短3强悍的拓展功能和网络运输功能。
（8）自学嵌入式系统技术的目的：答;第二章1请描述单片机系统和嵌入式处理器系统在开发流程上的异同各自复杂程度相同，具体内容设计过程略有不同。
单片机系统主要用作同时实现相对直观的掌控，系统核心内置在一块芯片―单片机上，再在外围重新加入USB电路即可。
软件部分不须要嵌入式操作系统的积极支持，只需使用汇编语言撰写针对特定应用领域的程序即可。
嵌入式微处理器的基本研发流程：1用户市场需求、2挑选微处理器及硬件平台、3挑选操作系统、4基于操作系统研发应用程序、5测试应用程序、6整个系统测试、7完结。
2恳请叙述传统的嵌入式系统设计方法及其缺点经过需求分析和总体设计，系统划分为硬件子系统和软件子系统两个独立部分，随后硬件工程师和软件工程师分别对两部分进行设计，调试和测试，最后软硬件集成并对集成的系统进行测试。
计算机组成原理1
一、填空题1 字符信息是符号数据，属于处理（非数值 ）领域的问题，国际上采用的字符系统是七单位的（ASCLL ）码。
2 按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。
其中阶码E的值等于指数的真值（ e ）加上一个固定的偏移值（ 127 ）。
3 双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（ 空间 ）并行技术，后者采用（时间 ）并行技术。
4 虚拟存储器分为页式、（段 ）式、（ 段页 ）式三种。
5 安腾指令格式采用5个字段：除了操作码（OP）字段和推断字段外，还有3个7位的（ 地址码 ）字段，它们用于指定（ 寄存器 ）2个源操作数和1个目标操作数的地址。
6 CPU从内存取出一条指令并执行该指令的时间称为（指令周期 ），它常用若干个（ CPU周期 ）来表示。
7 安腾CPU中的主要寄存器除了128个通用寄存器、128个浮点寄存器、128个应用寄存器、1个指令指针寄存器（即程序计数器）外，还有64个（推断寄存器 ）和8个（ 分支寄存器）。
8 衡量总线性能的重要指标是（总线带宽 ），它定义为总线本身所能达到的最高传输速率，单位是（MB/s ）。
9 DMA控制器按其结构，分为（选择型 ）DMA控制器和（ 多路型 ）DMA控制器。
前者适用于高速设备，后者适用于慢速设备。
10 64位处理机的两种典型体系结构是（英特尔64体系结构）和（安腾体系结构 ）。
前者保持了与IA-32的完全兼容，后者则是一种全新的体系结构。
1 在计算机术语中，将ALU控制器和（ 内 ）存储器合在一起称为（主机 ）。
2 数的真值变成机器码可采用原码表示法，反码表示法，（ 补码 ）表示法，（ 移码 ）表示法。
3 广泛使用的（ SRAM ）和（ DRAM ）都是半导体随机读写存储器。
前者的速度比后者快，但集成度不如后者高。
4 反映主存速度指标的三个术语是存取时间、（存储器带宽 ）和（ 存储周期 ）。
大学微机原理半导体存储器详解演示文稿
不可再次改写。
PROM基本存储电路
PROM的写入要由专用的电路（大
电流、高电压）和程序完成。
第17页，共36页。
第5章 半导体存储器
5.3.2 可擦除的PROM 一、EPROM（紫外线可擦除） 用户可以多次编程。用紫外线照射可全部擦除原有信息（擦除后内容 全为“1” ），便可再次改写。
一、RAM原理
构成
存储体（R-S触发器构成的存储矩阵） 外围电路 译码电路、缓冲器
I/O控制电路
0
0
地
1
1
数
址
存储
据
n位 译
矩阵
缓
地址 码 2n-1
m
冲
器
器
m位 数据
CS 控制 逻辑
R/W
存储芯片构成示意图
第6页，共36页。
第5章 半导体存储器
地址译码器：
接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片
3. 按存储器的功能来分类 ✓按存储器与CPU的关系分类
控制存储器CM 、主存储器MM 、高速缓冲存储器Cache 、
外存储器EM ；
✓按存储器的读写功能分类 读写存储器RWM 、只读存储器ROM；
✓按数据存储单元的寻址方式分类
随机存取存储器RAM 、顺序存取存储器SAM 、直接存取存储器DAM ；
内存储单元的选址。
控制逻辑电路：
接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号， 控制数据的读出和写入。
数据缓冲器：
寄存来自CPU的写入数据或从存储体内读出的数据。
存储体：
存储体是存储芯片的主体，由基本存储元按照一定的排列规律构成。
第3章 80C51系列单片机的硬件基础知识
80C51、87C51，52子系列对应的低功耗产品分别为80C32、80C52。
10:04 8
3.1.2 8051内核单片机简介
上世纪80年代中期Intel公司将MCS-51的内部核心技术以专 利转让或互换的形式逐步授权给了很多其它厂商，使得 8051单片机发展为数十种系列，上百种产品。
各种具有8051内核的单片机与MCS-51系列单片机的指令系 统完全兼容，都采用了低功耗的CHMOS工艺，统称为 80C51单片机，
2) 作为低8位的地址/数据复用总线。
10:04
23
(2) P1口（1脚～8脚）：分别为P1.0～P1.7，其中P1.7为最 高位，P1.0为最低位。P1口引脚也有两种不同的功能： 1) 作为准双向I/O口使用。
2) 对52子序列单片机，P1.0引脚的第二功能为T2定时器/计
数器的外部输入，P1.1引脚的第二功能为T2EX捕捉、重装 触发，即T2的外部控制端。
10:04
28
图3-8 80C51单片机对外三总线构成
10:04 29
四个I/O端口P0、P1、P2、P3的作用总结： P2口负责输出高8位地址， P0口以分时方式承担输出低8位地址信息和数据输入/输出的 双重任务。 P3口则作为和外设沟通的控制线， P1口可随意用作I/O口。 51系列单片机的对外三总线总结： AB(地址总线)： P2口负责高8位地址， P0口输出低8位地址。 DB(数据总线)： P0口作为8位数据输入/输出口。 CB(控制总线)： P3口作为和外设沟通的控制线。
3
3.1 8051系列单片机概述
3.1.1 MCS-51系列单片机
1980年美国INTEL公司推出了高性能的8位单片机： MCS-51系列单片机。 系列单片机是指同一厂家生产的具有相同系统结构 的多种型号的单片机。 MCS-51系列单片机又可分为51和52两个子系列。
存储器
外存平均访问时间ms级: 硬盘 9~10ms 光盘 80~120ms 内存平均访问时间ns级: SRAM Cache1 ~ 5ns SDRAM内存 7~15ns EDO内存 60~80ns EPROM存储器 100~400ns
5.1.3 半导体存储器芯片的结构
地 址 寄 存 地 址 译 码
存储体
– – – – – – 8根地址线 A7～A0 1根数据输入线 DIN 1根数据输出线 DOUT 行地址选通 RAS* 列地址选通 CAS* 读写控制 WE*
NC DIN WE* RAS* A0 A2 A1 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
VSS CAS* DOUT A6 A3 A4 A5 A7
5.2.3 动态RAM
• DRAM的基本存储单元是单个场效应管及其极 间电容 • 每个基本存储单元存储二进制数一位 • 许多个基本存储单元形成行列存储矩阵 • 必须配备“读出再生放大电路”进行刷新 • 每次同时对一行的存储单元进行刷新
• DRAM一般采用“位结构”存储体： –每个存储单元存放一位 –需要8个存储芯片构成一个字节单元 –每个字节存储单元具有一个地址
一、DRAM一般结构
Ed T0 B 位线 C0 Y选择线 （列） T2 A 数据线
字线 X(行)选择线 C C1 T1
预充
特点：外部地址线是内部地址的一半
动态RAM的举例－Intel 2164
4.2 随机读写存储器（RAM）
二、DRAM芯片2164
• 存储容量为 64K×1 • 16个引脚：
Cache
CPU I/O接口
内存
外存
5.1 半导体存储器的分类
计算机体系结构第5章_并行处理技术
第5章 并行处理技术
3.累加和并行算法
对于累加和这样的递归操作，为了加快并行计算，常采用递归折叠方法。
一般而言，对于在P个处理单元上实现P个元素累加求和，需要折叠 log2 P 次，并行相加 log2 P 次，并行传送数据的次数根据各PE间互连网络的拓扑结构 不同而有很大差异。设加法1次所需的时间为t加，并行相加的总次数为n，数据 在两个相邻处理单元之间传送一次所需的时间为t传，并行传送数据的总次数为 x，则并行处理所需的总的时间为：nt加+ xt传 。
在设计互连网络时应考虑以下的四个特征： 1.通信工作方式 通信工作方式可分为同步和异步两种。 2.控制策略 控制策略分为集中和分散两种。 3.交换方式 交换方式分为线路交换和分组交换两种。 4.网络拓扑 网络拓扑分为静态和动态两种。
第5章 并行处理技术
5.3.2 互连函数的表示 互连函数----互连函数描述的是各处理单元之间或处理单元与共享主存
(1)若处理单元的个数P＜n2
第5章 并行处理技术
第5章 并行处理技术
下面分析这种并行算法的计算时间和通信时间。 ①计算时间 用Pij计算Cij时，需要对(n/m×n/m)阶子矩阵中的每个元素cij进行n次乘法 和n次加法 ，故Pij的运行时间为： n/m×n/m×n×(t乘+t加)=n3/m2×(t乘+t加)
(3)∵ t乘、t加和tw 均为一个指令周期，ts忽略不计，n=64，m=8 ∴ 整个矩阵乘算法所需的总的运行时间为： TP =n3/m2×(t乘+t加)+ 2(mts + n2/m×tw) =643/82×(1+1)+2(0+642/8×1) =9216(指令周期)
第5章 并行处理技术
DSP课后习题问题详解
第一章1．简述典型实时数字信号处理系统组成部分。
答：包括：抗混叠滤波器(Anti-aliasing filter)、模数转换器ADC（Analog-to-Digital Converter）、数字信号处理、数模转换器DAC（Digital-to-Analog Converter）和抗镜像滤波器(Anti-image filter) 。
2．简述X86处理器完成实时数字信号处理的优缺点。
答：利用X86处理器完成实时数字信号处理。
特点是处理器选择范围宽，主板及外设资源丰富，有多种操作系统可供选择，开发、调试较为方便；缺点是数字信号处理能力不强，硬件组成较为复杂，系统体积、重量较大，功耗较高，抗环境影响能力较弱。
3．简述数字信号处理器的主要特点。
答：（1）存储器采用哈佛或者改进的哈佛结构；（2）内部采用了多级流水；（3）具有硬件乘法累加单元；（4）可以实现零开销循环；（5）采用了特殊的寻址方式；（6）高效的特殊指令；（7）具有丰富的片内外设。
4．给出存储器的两种主要结构，并分析其区别。
答：存储器结构分为两大类：冯·诺依曼结构和哈佛结构。
冯·诺依曼结构的特点是只有一个存储器空间、一套地址总线和一套数据总线；指令、数据都存放在这个存储器空间中，统一分配地址，所以处理器必须分时访问程序和数据空间。
哈佛结构程序存储器空间和数据存储器空间分开，具有多套地址、数据总线，哈佛结构是并行体系结构，程序和数据存于不同的存储器空间，每个存储器空间独立编址、独立访问。
5．简述选择数字信号处理器所需要考虑的因素。
答：应考虑运算速度、算法格式和数据宽度、存储器类型、功耗和开发工具。
6．给出数字信号处理器的运算速度指标，并给出其具体含义。
答：常见的运算速度指标有如下几种：（1）指令周期：执行一条指令所需的最短时间，数值等于主频的倒数；指令周期通常以ns（纳秒）为单位。
例如，运行在200MHz的TMS320VC5510的指令周期为5ns。
计算机系统结构课件：第五章 并行处理技术
并行处理技术发展
时间重叠
先行控制 高速缓存
指令操作 宏流水线
异构型多处理机系 统
高级语言数据库处 理机
松散耦合系统、专用外 围处理机
功能专用化
计算机系统结构
Computer Architecture
第五章 并行处理机和多处理机
并行处理中需研究的课题：
（1）在处理机数目很多的情况下，要把任何一个问题分成足够多的并行 过程（即任务分配）非常困难，并且也不是所有问题都能做到这一点。
第五章 并行处理机和多处理机
时延（TC ）——机器各子系统间通信开销的时间量度。如：存贮时延 是处理机访问存贮器所需时间；同步时延是两台处理机互相同步所需的 时间。
通信时延问题：计算机中不同的时延是由机器内部系统结构，实现技术和 通信方式决定。系统结构和实现技术将会影响子系统间容许时延的选择。 可以用平衡粒度和时延的办法来求得较好的计算机系统性能。
分布存贮器阵列处理机结构
CU CUM
SC
I/O
D
接口
PEM0 PEM1
PE0
PE1
ICN
PEMN-1 PEN-1
计算机系统结构
Computer Architecture
第五章 并行处理机和多处理机
ILLIAC-IV 结构 （分布存贮器并行处理机结构）
•处理单元阵列
由64个结构完全相同的处理单元PEi 构成，每个处理单元PEi字长 64位，PEMi为隶属于PEi的局部存储器，每个存储器有2K字，全部 PEi由CU统一管理，PEi都有一根方式位线，用来向CU传送每个PEi 的方式寄存器D中的方式位，使CU能了解各PEi的状态是否活动，作 为控制它们工作的依据。
实验二 3-5 3-6 存储器组成逻辑框图
南京信息工程大学实验（实习）报告实验（实习）名称存储器组成逻辑框图实验日期 2012.12.13 指导教师林美华专业计算机科学与技术年级 2010 班次 1 班姓名孙小荣学号 20102308032 得分一、实验目的1) 理解位扩展法和字扩展法；2）学会设计存储器组成逻辑框图。
二、实验题目见教材P104页的习题3-5、3-6【问题描述】1、已知某16位机主存采用半导体存储器，其地址码为20位，若使用16K*8位的SRAM 组成该机所允许的最大主存空间，并选用模块板结构模式，问：1）若每个模块板位128K*16，共需几个模块板？2）每个模块板内共有多少SRAM芯片？3）主存共需要多少SRAM芯片？CPU如何选择各模块板？4）画出该存储器的组成逻辑框图。
2、有一个16K*16位的存储器，由1K*4位的DRAM芯片构成（芯片内部是64K*64结构）。
问：1）总共需要多少DRAM芯片？2）设计此存储器组成框图（要考虑刷新电路部分）。
3）若采用异步刷新方式，且刷新间隔不超过2ms，则刷新信号周期是多少？4）若采用集中刷新方式，存储器刷新一遍最少用多少读/写周期？设读/写周期T=0.1μs，那么死时间率是多少？三、实验内容第一题1）（220×16）/（217×16）=23=82）（128k×16）/（16k×8）=8×2＝163）16×8=128 ，CPU通过译码与片选方式选择模块板。
D0……D15第二题（1）芯片1K×4位，片内地址线10位（A9--A0 ），数据线4位。
芯片总数为: （16K×16）/（1K×4）=16×4＝64片（2）存储器容量为16K，故地址线总数为14位（A13─A0），其中A13A12A11A10通过4：16译码器产生片选信号CS0─CS15。
存储器组成框图见下：（3）刷新信号周期为：2ms/64=31.3us。
单片机复习题
一、简答题1、何谓单片机？单片机与一般微型计算机相比，具有哪些特点？2、简述8051单片机的内部基本结构。
3、程序状态字PSW中主要包含了哪些状态信息？4、什么是时钟周期、机器周期、指令周期？8051CPU机器周期与时钟周期是什么关系？5、若震荡频率f osc=12MHz，则震荡周期、状态周期、机器周期分别为多少？6、如何区别一条访问数据存储器的指令是访问片RAM还是访问片外RAM？7、8051的存储器由哪几部分组成？片内RAM分为哪几个性质和用途不同的区域？8、在8051单片机中，什么是特殊功能寄存器？特殊功能寄存器与其它片内RAM单元有什么区别？9、简述堆栈工作过程和SP的作用。
10、EA引脚有何功能？11、51系列程序存储器的编址规律是怎样的？如何知道单片机执行指令时，是从片内ROM中取指令，还是从片外ROM中取指令？12、访问位地址20H和字节地址20H的区别是什么？13、按照同一优先级中的优先权排队顺序列出MCS-51的中断源和相应的中断入口地址14、MCS-51定时器/计数器作定时器以及计数器使用时，计数脉冲由谁提供？这与什么因素有关？15、已知振荡器振荡频率为12MHz，要求定时器/计数器0产生10ms的定时，试编写初始化程序首先计算TH0、TL0的初值，TH0=D8H，TL0=F0H；其次确定方式寄存器TMOD的值为01H；最后写出初始化程序：START：MOV TL0，#0F0HMOV TH0，#0D8HMOV TMOD，#01HSETB TR016、简述定时器/计数器0、1的4中工作方式的特点。
17、综述P0、P1、P2、P3口各有哪几个功能？18、为何说P1口是“准双向接口”？19、波特率表示什么？8051单片机的串口在4种工作方式下的波特率分别如何确定？20、如异步通信，每个字符由11位组成，串行口每秒钟传送250个字符，则波特率为多少？答：波特率是每秒钟传送的二进制数的位数，所以波特率为11×250＝275021、设串行异步通信的传送速率为2400波特，传送的是带奇偶校验的ASCII码字符，每个字符包含10位（1个起始位，7个数据位，1个奇偶校验位，1个停止符），问每秒钟最多可传送多少个字符？答：2400/10＝24022、串行数据传送的主要优点和用途是什么？23、MCS-51有几个中断优先级？如何设定？24、MCS-51单片机CPU响应中断后，由硬件自动执行哪些操作？25、MCS-51指令系统主要有哪几种寻址方式？请举例说明。
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
单片机教程 第5章-存储器
MOS存储器按工作特点、作用以及制造工艺可分为： 存储器按工作特点、作用以及制造工艺可分为： 存储器按工作特点
动态DRAM 数据存储器 动态 RAM Random Access Memory 静态SRAM 静态 MOS存储器 存储器 掩膜ROM — Read Only Memory 非易失 掩膜 ROM 现场可编程 现场可编程PROM — Programmable ROM 程序存储器 可擦可编程EPROM — Erasable PROM 可擦可编程 电可擦可编程E 电可擦可编程 2ROM — Electrically EPROM 闪速存储器 — Flash Memory
第5章：半导体存储器
本章基本要求： 本章基本要求：
1、存储器基本概念 2、RAM、ROM存储器工作原理RAM、ROM存储器工作原理 存储器工作原理51单片机系统外部存储器的连接 单片机系统外部存储器的连接* 3、51单片机系统外部存储器的连接*
单极性MOS存储器分类 存储器分类 单极性
易失
双极性存储器有TTL、ECL
5.1
半导体存储器基础
1、单译码编址存储器 如图：注意地址译码器、存储器阵列。 如图：注意地址译码器、存储器阵列。
5.1
半导体存储器基础
2、双译码编址存储器 如图：注意它的译码与选中单元的过程。 如图：注意它的译码与选中单元的过程。
5.2
只读存储器ROM 只读存储器
特点： 存放的信息是固定的， 特点 ： 存放的信息是固定的 ， 不会随停电而 丢失。在使用过程中，其信息只可以读取， 丢失 。 在使用过程中 ， 其信息只可以读取 ， 不可 以改写。 以改写。 常用的ROM种类有： ROM种类有 常用的ROM种类有： 掩模ROM 由制造厂家写入信息。 ROM， 1、掩模ROM，由制造厂家写入信息。 PROM，由用户一次性写入信息。 2、PROM，由用户一次性写入信息。 EPROM，多次可改写ROM ROM， 3、EPROM，多次可改写ROM，可由用户使用紫外线 灯擦除再次写入信息。 灯擦除再次写入信息。 EEPROM，可用电脉冲擦除， 4、EEPROM，可用电脉冲擦除，并再次由用户写入 信息。 信息。
微机原理及接口技术课件第5章 存储器
引脚号
2764
27128
27256
27512
引脚号
2764
27128
27256
27512
1
VPP
VPP
VPP
A15
15
D3
D3
D3
D3
2
A12
A12
A12
A12
16
D4
D4
D4
D4
3
A7
A7
A7
A7
17
D5
D5
D5
D5
4
A6
A6
A6
A6
18
D6
D6
D6
D6
5
A5
A5
A5
A5
19
D7
D7
D7
D7
6
A4
例如：6264静态RAM的容量为8K x 8bit NMC41257的容量为256K x 1bit
某一芯片有多少个存储单元，每个存储单元存储若干位，由于其数值一般 都比较大，存储容量常以字节（Byte）表示。因此常以K表示210，以M表示 220，G表示230。如256KB等于256×210×8bit，32MB等于32×220×8bit。
A4
行 译
存储器阵列
VCC
…
…
码
128x128
GND
A10
WE
I/O1
…
…
…
输入数 据控制
列I/O 列译码
OE
I/O8
CE
…
… …
…
CE
1
WE
0 0
＆ 0
A0A1A2A3
0
单片机原理及应用考试试题及答案[1]11
![单片机原理及应用考试试题及答案[1]11](https://img.taocdn.com/s3/m/fab980ee551810a6f52486b9.png)
《单片机原理与应用》试题018答案填空题（每空2分，共30分）1、真值1001001B的反码为01001001 ；其补码为01001001 。
2、MCS-51系列单片机内部数据存储器，即内RAM中位寻址区的地址范围是128 B工作寄存器区的地址范围是00—1FH 。
3、程序状态标志字寄存器PSW中的PSW.7的含义是奇偶标志；PSW.0的含义是进位/借位标志。
6、单片机汇编语言程序有三种基本结构，分别是：顺序、分支和循环。
7、MCS—51单片机内部有 2 个16 位加1定时/ 计数器，可通过编程决定它们的工作方式，其中，可进行13位定时/ 计数的是方式是0 。
8、存储器EPROM 27128的地址线有根，容量为KB。
9、可编程并行I / O接口芯片8255A有 4 个8位并行I / O端口，可通过编程决定它们的功能。
二、单项选择题（每小题3分，共15分）1、MCS—51单片机外部有40个引脚，其中，地址锁存允许控制信号引脚是（A ）（A）ALE （B）PSEN（C）EA（D）RST2、下列指令写法正确的是。
（B ）（A）MOV #20H，A （B）ADD R2，#30H （C）PUSH R0 （D）RRC A3、ORG 0003HLJMP 2000HORG 000BHLJMP 3000H 当CPU响应外部中断0后，PC的值是（B）（A）0003H （B）2000H （C）000BH （D）3000H4、用MCS-51用串行扩展并行I/O口时，串行接口工作方式选择（A）（A）方式0 （B）方式1 （C）方式2 （D）方式35、MCS-51的并行I/O口信息有两种读取方法：一种是读引脚，还有一种是（A）（A）读锁存器具（B）读数据库（C）读A累加器具（D）读CPU三、简答题（每小题10分，共20分）1 简述可编程并行接口8255 A的内部结构？答：8255 A的内部结构由三部分组成：总线接口部分，内部逻辑部分，外部接口部分。
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7
3.5.3 相联存储器（续）
相联存储器结构框图： 提供常规的按 地址查找。 相联存储 器的核心
屏蔽寄存器M N－1 N－1 0 N－1 比较器
检索寄存器 0
3.5 并行存储器
3.5 并行存储器
除了选择高速器件之外，并行读写是提高存储器性 能的一个有效手段之一。
基本思想：
通过重复设置硬件为代价，实现并行存取来换取速 度的提高。 分类：
•双端口存储器 •多模块存储器 •相联存储器 2
3.5.1 双端口存储器
AB
MAR MDR
译码器
存 储 体
译码器
3.5.2 多模块存储器
基本思想： 并行设置多个存储模块（存储体），在一个存取周期内， 多个存储模块同时存取多个字以提高整体速度。
分类：单体多字和多体单字两种方式。 AB 单体多字存储器 地址寄存器
译码器 只有一套 地址寄存 器和地址 译码器 有N个容 量相同的 存储模块, 字长扩大 N倍 M0 W位 M1 W位
DB
MN－1 W位 NW位 4
3.5.2
多模块存储器(续)
2 MAR 模块内地址 1 模块号 0
多体单字交叉存取方式
多个模块有各 自独立的MAR 和MDR, 可以 同时工作
系统需要的字 长是一个模块 的字长 交叉编址： 连续的地址 被分布在不 同的模块中
数据总线
MAR0 0 4
MAR1 1 5
MAR2 2 6
MAR3 3 7
K
K+1
K+2
K+3
MDR0
MDR1
MDR2MDຫໍສະໝຸດ 353.5.2多模块存储器(续)
重叠访问：
当访问连续的地址单元时，有效存储周期缩小到每个模块存 储周期的1/N（N是模块数）。各模块的访问周期重叠。
4模块重叠访问示意图：
存储器周期 0块 1块 2块 3块 CPU周 期
6
3.5.3 相联存储器CAM(Content Addressable Memory)
•记录比较结果。 •2m位，每一位对应一个存储单 元（即字），存放相应字比较器 的输出，若某一位为1（字比较 相等），启动对应的存储单元将 其内容送入代码寄存器 屏蔽：为“1”表示该位不参与比较， 导致输出始终为1（即比较相等）
位比较器
9
MAR
AB
DB
DB
MDR
CB
仲裁、读写逻辑
CB
基本思想：
有两个访问端口，可以 “同时”接受来自两方面的访 问内存请求，从而实现并行。
对任何一方来说，不需要考虑 另一方的存在。
仲裁逻辑：
当两个端口试图在同一时间 内访问同一地址单元时，由仲 裁逻辑决定首先为哪一方服务 3
对用户透明：
两个访问端口独立工作，
m-1
地 址 寄 存 器
0
地 址 译 码 器
2 －1
m
0 2m×N 存储体
2m－1
符 合 寄 存 器
0
0
N－1 代码寄存器
0
8
3.5.3 相联存储器（续）
比较器。包括
•位比较器：每一位有一个，数量 大，共 2m×N 个。 •字比较器：每一个字有一个，共 2m个。
…
…
符合寄存器
字比较器
符合寄存器：