计算机组成原理典型例题讲解
(完整版)计算机组成原理作业讲解1_4章答案解析
1．1 概述数字计算机的发展经过了哪几个代？各代的基本特征是什么？略。
1．2 你学习计算机知识后，准备做哪方面的应用？略。
1．3 试举一个你所熟悉的计算机应用例子。
略。
1．4 计算机通常有哪些分类方法？你比较了解的有哪些类型的计算机？略。
1．5 计算机硬件系统的主要指标有哪些？答：机器字长、存储容量、运算速度、可配置外设等。
答：计算机硬件系统的主要指标有：机器字长、存储容量、运算速度等。
1．6 什么是机器字长？它对计算机性能有哪些影响？答：指CPU一次能处理的数据位数。
它影响着计算机的运算速度，硬件成本、指令系统功能，数据处理精度等。
1．7 什么是存储容量？什么是主存？什么是辅存？答：存储容量指的是存储器可以存放数据的数量（如字节数）。
它包括主存容量和辅存容量。
主存指的是CPU能够通过地址线直接访问的存储器。
如内存等。
辅存指的是CPU不能直接访问，必须通过I/O接口和地址变换等方法才能访问的存储器，如硬盘，u盘等。
1．8 根据下列题目的描述，找出最匹配的词或短语，每个词或短语只能使用一次。
（1）为个人使用而设计的计算机，通常有图形显示器、键盘和鼠标。
（2）计算机中的核心部件，它执行程序中的指令。
它具有加法、测试和控制其他部件的功能。
（3）计算机的一个组成部分，运行态的程序和相关数据置于其中。
（4）处理器中根据程序的指令指示运算器、存储器和I/O设备做什么的部件。
（5）嵌入在其他设备中的计算机，运行设计好的应用程序实现相应功能。
（6）在一个芯片中集成几十万到上百万个晶体管的工艺。
（7）管理计算机中的资源以便程序在其中运行的程序。
（8）将高级语言翻译成机器语言的程序。
（9）将指令从助记符号的形式翻译成二进制码的程序。
（10）计算机硬件与其底层软件的特定连接纽带。
供选择的词或短语：1、汇编器2、嵌入式系统3、中央处理器（CPU）4、编译器5、操作系统6、控制器7、机器指令8、台式机或个人计算机9、主存储器 10、VLSI答：（1）8，（2）3，（3）9，（4）6，（5）2，（6）10，（7）5，（8）4，（9）1，（10）7计算机系统有哪些部分组成？硬件由哪些构成？答：计算机系统硬件系统和软件系统组成。
《计算机组成原理》典型例题讲解
分析设计计算：1.CPU 结构如图1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1） a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数器PC 。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC存贮器写 ：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM 芯片，地址空间0000H —3FFFH 。
现在再用几个16K ×8的芯片构成一个32K ×8的RAM 区域，使其地址空间为8000H —FFFFH 。
假设此RAM 芯片有/CS 和/WE 信号控制端。
CPU 地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W ，MREQ(存储器请求)，当且仅当MREQ 和R//W 同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU 与上述ROM 芯片和RAM 芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K ×8位。
由此可得存储器方案要点如下：（1） 用两片16K*8 RAM 芯片位进行串联连接，构成32K*8的RAM 区域。
片内地址 ：A 0 ——A 13 ，片选地址为：A 14——A 15；（2） 译码使用2 ：4 译码器；（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4） CPU 的R / /W 信 号与RAM 的/WE 端连接，当R // W = 1时存储器时，存储器执行写操作。
如图1图1CPU 与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM 区域，现在用一个SRAM 芯片（8K ×8位）形成一个16K ×16位的ROM 区域，起始地址为（2000）16 。
计算机组成原理总结+部分例题
计算机组成原理总结第一章计算机系统概论（一）计算机发展历程第一台电子计算机ENIAC（Electronic Numerical Integrator And Computer）诞生于1946年的美国宾夕法尼亚大学。
ENIAC用了18000电子管、1500继电器、重30吨、占地170m3、耗电140kw、每秒计算5000次加法。
冯•诺依曼（VanNeumann）首次提出存储程序的概念，将数据和程序一起放在存储器中，使得编程更加方便。
50多年来，虽然对冯•诺依曼机进行了很多改革，但结构变化不大，仍然称为冯•诺依曼机。
冯·诺依曼计算机的技术特点由运算器、控制器、存储器、输入设备、输出设备五大部分构成计算机硬件系统概念结构；采用二进制代码表示数据和指令；采用存储程序控制方式（指令驱动）一般把计算机的发展分为5个阶段：第一代（1946-50‘s后期）：电子管计算机时代；第二代（50‘s中期-60’s后期）：晶体管计算机时代；第三代（60‘s中期-70’s前期）：集成电路计算机时代；第四代（70‘s初-）：大规模集成电路计算机时代。
第五代（1991—）：巨大规模集成电路计算机。
（二）计算机系统层次结构1. 计算机硬件的基本组成计算机硬件主要指计算机的实体部分，通常有运算器、控制器、存储器、输入和输出五部分。
CPU是指将运算器和控制器集成到一个电路芯片中。
存储器主要功能：保存原始数据和解题步骤。
运算器主要功能：进行算术、逻辑运算。
控制器主要功能：从内存中取出解题步骤(程序)分析，执行操作。
输入设备主要功能：把人们所熟悉的某种信息形式变换为机器内部所能接收和识别的二进制信息形式。
输出设备主要功能：把计算机处理的结果变换为人或其他机器所能接收和识别的信息形式。
2.计算机软件的分类计算机软件按照面向对象的不同可分两类：系统软件：用于管理整个计算机系统，合理分配系统资源，确保计算机正常高效地运行，这类软件面向系统。
计算机组成原理课后习题讲解
CRC码循环左移，同时余数做如下变化：101111011110，共移3次；
A1位与1异或；
CRC码继续循环左移，同时余数做如下变化：110001010100101，共移4次，得到正确码。
Chp3 运算方法和运算部件
不限出错位数，则4位的G(X)只能实现差错，但无法纠错。 若余数为000，则CRC码正确。 若余数不为000，则CRC码错误。 3位余数只剩7个不同组合，而出错情况多达98种。无法区分出错的情况，也即无法纠错。
A1
A2
A3
A4
A5
A6
A7
余数
出错位
正确
1
1
0
0
1
0
1
000
错误
1
1
0
0
1
0
0
001
A7
1
1
0
0
1
1
1
010
A6
1
1
0
0
0
0
1
100
A5
1
1
0
1
1
0
1
101
A4
1
1
1
0
1
0
1
111
A3
1
0
0
0
1
0
1
011
A2
0
1
0
0
1
0
1
110
A1
Chp3 运算方法和运算部件
查错与纠错：
(1) 假设只有一位出错，则错误的CRC码为1101101，系统做如下处理：
3
S3=P3⊕D2⊕D3⊕D4⊕D8 ⊕ D9 ⊕ D10 ⊕ D11 ⊕ D15 ⊕ D16
计算机组成原理.各章例题
第一章计算机系统概论例1，冯·诺依曼机工作的基本方式的特点是什么?解：冯·诺依曼机工作的基本方式的特点是：按地址访问并顺序执行指令。
冯·诺依曼机工作原理为：例2，Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用的一项重要硬件技术。
现发展为多级cache体系，C. ______分设体系。
解：A. 高速缓冲B. 速度C. 指令cache与数据cache例3，完整的计算机应包括那些部分？解：完整的计算机应包括配套的硬件设备和软件系统。
例4，计算机系统的层次结构是怎样的？解：计算机系统的层次结构如图：第二章 运算方法和运算器例 1.设机器字长32位，定点表示，尾数31位，数符1位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？ (2)定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1最大正数：数值 = （231 – 1）10最大负数： 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 231 ）10最大负数值 = -（1–231 ）10例2.已知 x = - 0.01111 ，y = +0.11001， 求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补，x + y = ？ ，x – y = ？解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000所以： x + y = +0.01010 因为符号位相异，结果发生溢出例3.设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2 × S 2 ,其中阶码2位，阶符1位，尾数四位，数符一位。
计算机组成原理习题解析..
4.3 主教材习题解析4.1 说明1M×l位DRAM片子的刷新方法，刷新周期定为8ms。
解：1M×l位DRAM片子的组织为1024×1024，(1024行1024列),每次刷新2048单元，在一个刷新周期内刷新512次，每次刷新间隔为8ms / 512 = 15.625微秒，即每隔15.625微秒刷新2行，在不到8ms时间全部刷新一遍(即刷新周期定为8ms)。
刷新时，送9位行地址A8~A0，行地址选通信号RAS#=L，写信号WE#=H (刷新是假读)4.2 用16k×8位的DRAM芯片构成64K×32位的存储器：画出该存储器的组成逻辑框图解：采用字位扩展法，4片16k×8位芯片组成一组为位扩展，形成32位字共用4组字扩展,构成64k×32的存储器。
4.3 设有一个具有20位地址和32位字长的存储器，求（1）该存储器能存储多少个字节的信息？（2）若存储器由512k×8位SRAM芯片组成，需要多少片？（3）需要多少位地址作芯片选择？解：（1）220×32 / 8 = 4MB（2）4MB / 512k×8位= 8片,2片构成1MB, 4MB需4组（3）2片构成1MB, 4MB需4组，用2位地址作芯片选择。
4.4. 用下列芯片构成存储系统，各需要多少个RAM芯片？需要多少位地址作为片外地址译码？设系统为20位地址线，采用全译码方式。
（1）512×4位RAM构成16KB的存储系统；（2）1024×1位RAM构成128KB的存储系统；（3）2K×4位RAM构成64KB的存储系统；（4）64K×1位RAM构成256KB的存储系统；解：1) 需要16KB/512×4=64片片外地址译码需11位地址线。
2) 需要128KB/1K×1=1024片片外地址译码需10位地址线。
计算机组成原理寻址方式例题
计算机组成原理寻址方式例题
以下是一个计算机组成原理中的寻址方式的例题：
假设一个计算机系统的每个字长为16位，存储器共有64K个字，采用的寻址方式是直接寻址，并且以字节为单位寻址。
请回答以下问题：
1. 存储器最大容量是多少字节？
答：存储器最大容量 = 字长 ×存储器容量 = 16位 × 64K字 = 1M字节。
2. 地址总线应该有多少位才能寻址最大容量的存储器？
答：地址总线的位数 = log2(存储器最大容量) = log2(1M字节) = log2(2^20字节) = 20位。
3. 如果存储器容量增加到256K字节，地址总线的位数需要调整吗？
答：是的，地址总线的位数需要调整。
原来的地址总线位数是20位，这只能寻址2^20 = 1M字节的存储器。
如果存储器容量增加到256K字节，需要的地址总线位数为 log2(256K字节) = log2(2^18字节) = 18位。
4. 通过直接寻址能够寻址的最大存储器容量是多少字节？
答：通过直接寻址能够寻址的最大存储器容量 = 2^(地址总线位数) = 2^20 = 1M字节。
计算机组成原理例题
例3.1 假设总线的时钟频率为100MHZ ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。
若想提高一倍数据传输率，可采取哪些措施？ 解：根据总线时钟频率为100MHZ ，得 1个时钟周期为1/100MHZ=0.01us 总线传输周期为0.04us总线的宽度为32位=4B故总线的数据传输率为：4B/0.04us=100MBps措施：可以提高时钟频率。
可以增加数据线的宽度。
例3.2 在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式规定包括1个起始位，7个数据位，1个奇校验位，1个终止位，试计算波特率？ 解：按题目意思，一帧包含 1+7+1+1=10位故波特率为：10*120bps=1200bps=1200波特例3.2 画图说明用异步串行传输方式发送8位十六进制数据95H 。
要求字符格式为：1位起始位，8位数据位，1位偶校验位，1位终止位？ 解：95H = 1001 0101B例3.2 在异步串行传输系统中，若字符格式规定包括1个起始位，8个数据位，1个奇校验位，1个终止位，假设波特率为1200bps ，求这时的比特率？解：按题目意思，传输一个字符，一共需要传输11位 数据，即有效率为8/11 故比特率为：1200 * 8/11 = 872.72bps例：假设CPU 执行某段程序时，共访问Cache 命中2000次，访问主存50次。
已知Cache 的存取周期为50ns ，主存的存取周期为200ns 。
求Cache-主存系统的命中率、效率和平均访问时间。
解：(1)Cache 的命中率为： 2000/(2000+50)=0.97 (2)平均访问时间：50*0.97+200*(1-0.97) = 54.5ns (3)访问效率： 50/54.5 = 91.7%设MAR 有32位,MDR 有8位,则存储单元的个数是多少,单个存储单元的容量是多少,总存储容量是多少? 个数 232=4G起始化D0 D1 D2 D3 D4 D5 D6 D7校验位 停止位0 1 0 1 0 1 0 0 1 0 1单个存储单元容量：1BYTE=8bit总存储容量4GB设主存储器容量为64K*32位，并且指令字长、存储字长、机器字长三者相等。
计算机组成原理经典大题及解析
1.某机主存容量为4M×16 位，且存储字长等于指令字长，若该机的指令系统具备97 种操作。
操作码位数固定，且具有直接、间接、立即、相对、基址五种寻址方式。
（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围（十进制表示）；（3）一次间址的寻址范围（十进制表示）；（4）相对寻址的位移量（十进制表示）。
（注意：答案原题为85 种操作）2、主存容量16MB ，Cache 容量8KB ，块大小32B，CPU 字长为4B、访问的主存地址为字地址。
4 路组相联映像方式时。
（1）设Cache 初态为空，CPU 需从主存0#字单元起依次读出100 个字(每次 1 个字)，CPU 访问Cache 的命中率是多少？（2）对上一小题，若Cache 速度是主存的 5 倍，相对于无Cache 时，CPU 访存速度提高多少倍？##例4：CPU 支持最大主存容量16MB 、按字节编址，块大小为32B，Cache 容量为8KB 。
4 路组相联映像方式时，⑴主存及Cache 地址格式及参数？⑵设Cache 初态为空，CPU 从0#主存单元起依次读出200 个字节(每次 1 个字节)，CPU 访问Cache 的命中率是多少？⑶对上一小题，若Cache 速度是主存的 5 倍(包含地址变换时间)，相对于无Cache 时，CPU 访存速度提高多少倍？##3、设某机有 5 级中断：L0,L1,L2,L3,L4 ，其中断响应优先次序为：L0 最高，L1 次之，L4 最低。
现在要求将中断处理次序改为L1>L3>L0>L4>L2, 请填写下表，设置各级中断处理程序的各中断屏蔽值（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）。
中断处理级屏蔽位中断处理程序L0 级L1 级L2 级L3 级L4 级L0 中断处理程序L1 中断处理程序L2 中断处理程序L3 中断处理程序L4 中断处理程序4、指令格式如下所示，OP 为操作码字段，试分析指令格式特点。
计算机组成原理(重点例题)
2. 如何理解计算机的层次结构？答：计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。
（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。
（2）系统软件在硬件之外，为用户提供一个基本操作界面。
（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。
3.冯•诺依曼计算机的特点是什么？解：计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯•诺依曼机）。
4. 主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。
CPU：中央处理器，是计算机硬件的核心部件，CPU内除含有运算器和控制器和CACHE 主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。
存储单元：可存放一个机器字并具有特定存储地址的存储单位。
存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。
存储字：一个存储单元所存二进制代码的逻辑单位。
存储字长：一个存储单元所存储的二进制代码的总位数。
存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。
机器字长：指CPU一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。
指令字长：机器指令中二进制代码的总位数。
5. 指令和数据都存于存储器中，计算机如何区分它们？解：通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。
通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。
计算机组成原理指令系统例题
SHANGYE FAZHI黄 璞—L随着社会经济发展，个人信息安全面临新的挑战。
美国诺德网络公司数字化信息专家Daniel Markuson 年初发表的一篇文章披露S 2018年有10亿多网民数据泄露。
本文对欧盟《通用 数据保护条例》（以下简称“GDPR ”）作初步的一些解读， 并提出借鉴建议。
一、 GDPR 概述（一 ）GDPR 立法概况欧盟1995年《数据保护指令》和2002年《隐私与电子通 讯指令》，确定了互联网个人数据保护的基本规定。
如通信和互联网服务商需要采取适当措施保证通信和互联网服务的安全 性，在未征得用户同意的情况下禁止存储和使用用户数据，告知用户数据进一步处理意图和用户有权不同意以保障用户的知情权等"。
随着社会经济发展，2009年开始修改《数据保护指 令》。
2012年发布了草案，2016年公布《通用数据保护条例》。
2018年5月25H , GDPR 正式生效。
（二）GDPR 的借鉴价值信息保护的几个主要问题，GDPR 都有规定。
女口： GDPR 采用明确的定义方式对信息处理的主体、行为、责任进行了阐释；确立个人信息权并细分出七项自权利；设置独立监管机 构；鼓励企业参与信息安全与合规认证体系，并且要求企业设立信息保护官。
GDPR 的上述立法成就，对我国有借鉴意义。
二、 GDPR 中的几个定义与主体责任（一）GDPR 中的几个定义GDPR 对信息保护领域可能涉及到的各类名词定义作了明确规定。
此处首先就其中的个人信息定义、处理行为及行为主体三方面作一些介绍。
个人信息：任何已识别或可识别的自然人（“数据主ce ls HANGYEQIYE S02O19年第4期总第226期SHANGYE FAZHI I体”）相关的信息。
并将其细分为基因数据、生物性识别数据以及和健康相关的数据。
信息处理行为：针对单一个人数据或系列个人数据所进行的操作行为。
包含收集、记录、组织、构造、存储、调整、更改、检索、咨询、使用、通过传输而公开、散布或其他方式对他人公开、排列或组合、限制、删除或销毁而公开等自动化方式。
计算机组成原理习题讲解
J1 J2 … J7 Sf S1Байду номын сангаасS2 … S23
最大正数：011…1 011…1，即 (1-2-23)×2127 最小负数：011…1 100…0，即 -2127 最小绝对值：100…0 000…1，即 2-23×2－128
例：设Ai、Bi表示两个一位的二进制数，Ci是来自低位的 进位，将Ai、Bi及Ci进行全加，得到相加以后的和Si以及 向高位的进位Ci+1。要求： （1）写出全加器的真值表。 （2）根据真值表写出Si和Ci+1的逻辑表达式。 （3）根据逻辑表达式，画出由与非门和异或门构成的全 加器逻辑图。
Si Ai Bi C i Ai Bi C i1 Ai Bi Ci Ai Bi Ci
最大正数：0111 011…1，即 (1-2-7)×27=127 非零最小正数：1000 010…0，即 2-1×2－8=2-9
绝对值最大负数：0111 100…1，
即 -(1-2-7)×27=-127
绝对值最小负数：1000 110…0，
即 -2-1×2-8=-2-9
3：有一个字长为16位的浮点数，阶码6位， 含一位阶符,用补码表示；尾数10位， 用补码表示,含一位数符；基数为2。请 写出： （1）最大正数的十进制表示, （2）最大负数的十进制表示, （3）最接近于零的正规格化数的十进制 表示。
例：假定有两种静态RAM芯片：1K×4位4片；4K×1位4 片，试用这些芯片构成4KB存储器。 1：说明如何用上述芯片组成该计算机的主存储器； 2：画出主存储器的组成框图。
计算机组成原理习题和解析答案
计算机组成原理习题和解析答案习题和解析第一部分《计算机原理组成》中各章习题的解析及补充题的解析。
第1章计算机系统概论1．1习题解析一、选择题1．在下列四句话中，最能准确反映计算机主要功能的是。
A．计算机可以存储大量信息B．计算机能代替人的脑力劳动C．计算机是一种信息处理机D．计算机可实现高速运算解：答案为C。
2．1946年2月，在美国诞生了世界上第一台电子数字计算机，它的名字叫（1），1949年研制成功的世界上第一台存储程序式的计算机称为（2）。
（1）A．EDVAC B．EDSAC C．ENIAC D．UNIVAC-Ⅰ （2）A．EDVAC B．EDSAC C．ENIAC D．UNIVAC-Ⅰ 解：答案为⑴ C，⑵ A。
3．计算机硬件能直接执行的只能是。
A．符号语言B．机器语言C．汇编语言D．机器语言和汇编语言解：答案为B。
4．运算器的核心部件是。
A．数据总线B．数据选择器C．累加寄存器D．算术逻辑运算部件解：答案为D。
5．存储器主要用来。
A．存放程序B．存放数据C．存放微程序D．存放程序和数据解：答案为D。
6．目前我们所说的个人台式商用机属于。
A．巨型机B．中型机C．小型机D．微型机解：答案为D。
7．至今为止，计算机中所含所有信息仍以二进制方式表示，其原因是。
A．节约元件B．运算速度快C．物理器件性能决定D．信息处理方便解：答案为C。
8．对计算机软、硬件资源进行管理，是的功能。
A．操作系统B．数据库管理系统C．语言处理程序D．用户程序解：答案为A。
9．企事业单位用计算机计算、管理职工工资，这属于计算机的应用领域。
A．科学计算B．数据处理C．过程控制D．辅助设计解：答案为B。
10．微型计算机的发展以技术为标志。
A．操作系统B．微处理器C．硬盘D．软件解：答案为B。
二、填空题1．操作系统是一种（1），用于（2），是（3）的接口。
（1）A．系统程序B．应用程序C．用户程序D．中间件（2）A．编码转换B．操作计算机C．管理和控制计算机的资源D．把高级语言程序翻译成机器语言程序（3）A．软件与硬件B．主机与外设C．用户与计算机D．高级语言与机器语言机解：答案为⑴ A ⑵ C ⑶ C。
计算机组成原理期末典型例题及答案
1) 请设计微指令格式（具体考虑控制字段，顺序控制字段只画 框图）
2) “ADD R0,R1”指令完成（R0） + (R1) R1 的操作，画出微程 序流程图. 解：
1) 组内地址 ：A12 ——A0 （A0 为低位）； 2) 组号译码使用 2 ：4 译码器； 3) RAM1 ，RAM 2 各用两片 SRAM 芯片位进行并联连接， 其中一片组成高 8 位，另一片组成低 8 位。 4) 用 /MREQ 作为 2 ：4 译码器使能控制端，该信号低电平（有 效）时，译码器工作。 5) CPU 的 R / /W 信 号与 SRAM 的/WE 端连接，当 R // W = 1 时存储器执行读操作， 当 R // W = 0 时，存储器执行写操作。如 图2
公共微程序信号
(2)流程图如图:
7. 某计算机的数据通路如图所示，其中 M—主存， MBR—主 存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D—暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直 通传送。所有双向箭头表示信息可以双向传送。
存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采 用异步式刷新方式比较合理。
DRAM 存储器来讲，两次刷新的最大时间间隔是 2ms. DRAM 芯片读/写周期为 0.5μs。假定 16K×1 位的 RAM 芯片由 128 ×128 矩阵存储元构成，刷新时只对 128 行进行异步式刷新，则刷新间 隔为 2ms/128 =15.6μs，可取刷新信号周期为 15μs .
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分析设计计算：1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1）标明图中四个寄存器的名称。
（2）简述指令从主存取到控制器的数据通路。
（3）简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1）a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为程序计数器PC。
（2）主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3）存贮器读：M →缓冲寄存器DR →ALU →AC存贮器写：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。
现在再用几个16K×8的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。
假设此RAM 芯片有/CS和/WE信号控制端。
CPU地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W，MREQ(存储器请求)，当且仅当MREQ和R//W同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU与上述ROM芯片和RAM芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K×8位。
由此可得存储器方案要点如下：（1）用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区域。
片内地址：A0——A13，片选地址为：A14——A15；（2）译码使用2 ：4 译码器；（3）用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4）CPU的R / /W信号与RAM的/WE端连接，当R // W = 1时存储器执行读操作，当R // W = 0时，存储器执行写操作。
如图100003FFF8000图1CPU与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。
假设SRAM芯片有/CS和/WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R / /W（读 / 写），/MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。
要求：（1）满足已知条件的存储器，画出地址码方案。
（2）画出ROM与RAM同CPU连接图。
解：存储器地址空间分布如图1所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：（5）组内地址：A12——A0（A0为低位）；（6）组号译码使用2 ：4 译码器；（7）RAM1，RAM 2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。
（8）用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（9）CPU的R / /W信号与SRAM的/WE端连接，当R // W = 1时存储器执行读操作，当R // W = 0时，存储器执行写操作。
如图2图1图24. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。
标出各微操作信号序列。
解：5. 用16K ×1位的动态RAM 芯片构成64K ×8位的存储器，要求：(1)画出该存储器组成的逻辑框图(2)设存储器的读写周期均为0.5μs ，CPU 在1μs 内至少要访问内存一次。
试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）根据题意，存储器总容量为64KB ，故地址线总需16位。
现使用16K ×1位的DRAM 芯片，共需32片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片2：4译码器(2) 根据已知条件，CPU 在1μs 内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较合理。
DRAM 存储器来讲，两次刷新的最大时间间隔是2ms.PC O ，G ，AR iR / /W = 1 (读)R 1O , G , DR iDR O ，G ，IR iR 2O ，G ，AR iR / /W = 0 (写)DRAM芯片读/写周期为0.5μs。
假定16K×1位的RAM芯片由128×128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6μs，可取刷新信号周期为15μs .6.某16位机运算器框图如图所示，其中ALU为加法器，S A,S B为锁存器，4个通用寄存器的读/写控制符号如下表所示：(1)请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）(2)“ADD R0,R1”指令完成（R0） + (R1) R1的操作，画出微程序流程图.解：(1)微指令格式如下：1 2位 1 2位 1 1 1 1 1 1R RA0RA1 W WA0WA1 LDSA LDSB LSB LSB reset I P字段下址字段其中LDSA,LDSB为锁存器打入信号， CLR为S B清零信号；LSB为SB送原码控制信号， /LSB为SB送反码控制信号； I为公共微程序信号(2)流程图如图:7. 某计算机的数据通路如图所示，其中M—主存， MBR—主存数据寄存器，MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。
所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。
该指令的含义是两个数进行求和操作。
其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。
其中源操作数地址在R1中，所以是R1间接寻址。
目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。
指令周期流程图如图8. 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。
已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。
设处理机指令格式为：17 10 9 0OP X加法指令可写为“ADD X(R1)”。
其功能是（AC0） + （（R i）+ X）→AC1，其中（（R i）+ X）部分通过寻址方式指向数据存贮器，现取R i为R1。
（1）请写出下列各寄存器的位数：程序计数器PC；指令寄存器IR；累加寄存器 AC0和AC1；通用寄存器R0—R3；指令存储器的地址寄存器IAR；指令存储器的数据缓冲寄存器IDR；数据存储器的地址寄存器DAR；数据存储器的数据缓冲寄存器DDR。
（2）试画出ADD指令从取指令开始到执行结束的指令周期流程图。
解：（1） PC=14位 IR=18位 AC0=AC1=16位 R0—R3=16位 IAR=14位IDR=18位 DAR=16位 DDR=16位（2）加法指令“ADD X（R i）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（R i）加上指令格式中的X量值决定，可认为这是一种变址寻址。
指令周期流程图如图3。
图39.某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表，a—j 分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
解：（答案不唯一）为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：01 e 01 b直接控制 10 f 10 ia c d g 11 h 11 j4位 2位 2位10.设有一运算器数据通路如图2所示。
假设操作数a和b（补码）已分别放在通用寄存器R1和R2中，ALU有＋，－，M（传送）三种操作功能。
要求：（1）指出相容性微操作和相斥性微操作。
（2）用字段直接译码法设计适用此运算器的微指令格式。
××××××××图2解：（1）相斥性微操作有如下五组：移位器（R，L，V）ALU（+，-，M）A选通门的4个控制信号B选通门的7个控制信号寄存器的4个输入和输出控制信号相容性微操作：A选通门的任一信号与B选通门控制信号B选通门的任一信号与A选通门控制信号ALU的任一信号与加1控制信号五组控制信号中组与组之间是相容性的（2）每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：a b c d e f3 3 2 2 1 4001 MDR→A 001 PC→B 01 + 01 R 1+1 0001 Pcout010 R1→A 010 R1→B 10 - 10 L 0010 Pcin011 R2→A 011 R1→B 11 M 11 V 0011 R1out100 R3 →A 100 R2→B 0100 R1in101 R2→B 0101 R2out110 R3→B 0110 R2in111 R3→B 0111 R3out1000 R3in【例】CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。
主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。
上述地址为十进制，按字节编址。
现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。