可控脉冲发生器的设计

可控脉冲发生器的设计
一、 实验目的
1、 了解可控脉冲发生器的实现机理。

2、 学会用示波器观察FPGA 产生的信号。

3、 学习用VHDL 编写复杂功能的代码。

二、 实验原理
脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占空比可变的脉冲波形。

可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数器对输入的时钟信号进行分频的过程。

通过改变计数器的上限值来达到改变周期的目的，通过改变电平翻转的阈值来达到改变占空比的目的。

下面举个简单的例子来说明其工作原理。

假如有一个计数器T 对时钟分频，其计数的范围是从0～N ，另取一个
M （0≤M ≤N ），若输出为Q ，那么Q 只要满足条件
时，通过改变N 值，即可改变输出的脉冲波的周期；改变M 值，即可改变脉冲波的占空比。

这样输出的脉冲波的周期和占空比分别为：
三、 实验内容
编写实现可控脉冲发生器程序，通过脉冲周期和占空比改变实现不同脉冲的输出。

用Quartu s 软件对设计进行编译、综合、仿真，给出相应的时序仿真波形和硬件电路图。

四、 实验程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity exp10 is
port( Clk : in std_logic; --时钟输入
Rst : in std_logic; --复位输入
⎩⎨⎧≤≤<≤=N T M M T Q 001%1001
)1(⨯+=+=N M T N CLOCK
占空比周期
NU,ND : in std_logic; --输入：控制频率的改变
MU,MD : in std_logic; --输入：控制占空比的改变
Fout : out std_logic --波形输出
);
end exp10;
architecture behave of exp10 is
signal N_Buffer,M_Buffer : std_logic_vector(10 downto 0);
signal N_Count :std_logic_vector(10 downto 0);
signal clkin : std_logic;
signal Clk_Count : std_logic_vector(12 downto 0); --产生一个低速时钟，用于按键判断begin
process(Clk) --计数器累加
begin
if(Clk'event and Clk='1') then
if(N_Count=N_Buffer) then
N_Count<="00000000000";
else
N_Count<=N_Count+1;
end if;
end if;
end process;
process(Clk) --波形判断
begin
if(Clk'event and Clk='1') then
if(N_Count<M_Buffer) then
Fout<='1';
elsif(N_Count>M_Buffer and N_Count<N_Buffer) then
Fout<='0';
end if;
end if;
end process;
process(Clk)
begin
if(Clk'event and Clk='1') then
Clk_Count<=Clk_Count+1;
end if;
clkin<=Clk_Count(12);
end process;
process(clkin) --频率及占空比的改变1
begin
if(clkin'event and clkin='0') then
if(Rst='0') then
M_Buffer<="010********";
N_Buffer<="10000000000";
elsif(NU='0') then
N_Buffer<=N_Buffer+1;
elsif(ND='0') then
N_Buffer<=N_Buffer-1;
elsif(MU='0') then
M_Buffer<=M_Buffer+1;
elsif(MD='0') then
M_Buffer<=M_Buffer-1;
end if;
end if;
end process;
end behave;
五、时序仿真图。