集成电路制造技术原理与工艺[王蔚][习题答案(第2单元)
集成电路制造技术-原理与技术试题库
集成电路制造技术-原理与技术试题库填空题（30分=1分*30）(只是答案)半导体级硅、 GSG 、电子级硅。
CZ法、区熔法、硅锭、wafer 、硅、锗、单晶生长、整型、切片、磨片倒角、刻蚀、（抛光）、清洗、检查和包装。
100 、110 和111 。
融化了的半导体级硅液体、有正确晶向的、被掺杂成p型或n型、实现均匀掺杂的同时并且复制仔晶的结构，得到合适的硅锭直径并且限制杂质引入到硅中、拉伸速率、晶体旋转速率。
去掉两端、径向研磨、硅片定位边和定位槽。
制备工业硅、生长硅单晶、提纯）。
卧式炉、立式炉、快速热处理炉。
干氧氧化、湿氧氧化、水汽氧化。
工艺腔、硅片传输系统、气体分配系统、尾气系统、温控系统。
局部氧化LOCOS、浅槽隔离STI。
掺杂阻挡、表面钝化、场氧化层和金属层间介质。
热生长、淀积、薄膜。
石英工艺腔、加热器、石英舟。
APCVD常压化学气相淀积、LPCVD低压化学气相淀积、PECVD等离子体增强化学气相淀积。
晶核形成、聚焦成束、汇聚成膜。
同质外延、异质外延。
膜应力、电短路、诱生电荷。
导电率、高黏附性、淀积、平坦化、可靠性、抗腐蚀性、应力等。
CMP设备、电机电流终点检测、光学终点检测。
平滑、部分平坦化、局部平坦化、全局平坦化。
磨料、压力。
使硅片表面和石英掩膜版对准并聚焦，包括图形）；（通过对光刻胶曝光，把高分辨率的投影掩膜版上图形复制到硅片上）；（在单位时间内生产出足够多的符合产品质量规格的硅片）。
化学作用、物理作用、化学作用与物理作用混合。
介质、金属。
在涂胶的硅片上正确地复制掩膜图形。
被刻蚀图形的侧壁形状、各向同性、各向异性。
气相、液相、固相扩散。
间隙式扩散机制、替代式扩散机制、激活杂质后。
一种物质在另一种物质中的运动、一种材料的浓度必须高于另一种材料的浓度）和（系统内必须有足够的能量使高浓度的材料进入或通过另一种材料。
热扩散、离子注入。
预淀积、推进、激活。
时间、温度。
扩散区、光刻区、刻蚀区、注入区、薄膜区、抛光区。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
超大规模集成电路的设计发展趋势
超大规模集成电路的设计发展趋势摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。
本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。
关键字：超大规模集成电路发展趋势SOC IP复用技术1 引言集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。
近廿多年来，半导体电子学的发展速度是十分惊人的。
从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。
集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。
2超大规模集成电路发展的概述集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。
这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。
(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。
(3)提高可靠性一减少失效率，增加检测与诊断的手段。
(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。
(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。
1.改进性能在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。
因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。
也就是说，组装延迟与每个门所需的有效面积的平方根成正比。
因此将组装延迟减少一半的话，必须提高组装密度4倍。
从ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。
集成电路制造技术-原理与工艺课后习题答案
集成电路制造技术-原理与工艺课后习题答案第一单元:3. 比较硅单晶锭CZ,MCZ和FZ三种生长方法的优缺点。
答：CZ直拉法工艺成熟，可拉出大直径硅棒，是目前采用最多的硅棒生产方法。
但直拉法中会使用到坩埚，而坩埚的使用会带来污染。
同时在坩埚中，会有自然对流存在，导致生长条纹和氧的引入。
直拉法生长多是采用液相掺杂，受杂质分凝、杂质蒸发，以及坩埚污染影响大，因此，直拉法生长的单晶硅掺杂浓度的均匀性较差。
MCZ磁控直拉法，在CZ法单晶炉上加一强磁场，高传导熔体硅的流动因切割磁力线而产生洛仑兹力，这相当于增强了熔体的粘性，熔体对流受阻。
能生长无氧、均匀好的大直径单晶硅棒。
设备较直拉法设备复杂得多，造价也高得多，强磁场的存在使得生产成本也大幅提高。
FZ 悬浮区熔法，多晶与单晶均由夹具夹着，由高频加热器产生一悬浮的溶区，多晶硅连续通过熔区熔融，在熔区与单晶接触的界面处生长单晶。
与直拉法相比，去掉了坩埚，没有坩埚的污染，因此能生长出无氧的，纯度更高的单晶硅棒。
6. 硅气相外延工艺采用的衬底不是准确的晶向, 通常偏离[100] 或[111] 等晶向一个小角度, 为什么?答：在外延生长过程中，外延气体进入反应器，气体中的反应剂气相输运到衬底，在高温衬底上发生化学反应，生成的外延物质沿着衬底晶向规则地排列，生长出外延层。
气相外延是由外延气体的气相质量传递和表面外延两个过程完成的。
表面外延过程实质上包含了吸附、分解、迁移、解吸这几个环节，表面过程表明外延生长是横向进行的，是在衬底台阶的结点位置发生的。
因此，在将硅锭切片制备外延衬底时，一般硅片都应偏离主晶面一个小角度。
目的是为了得到原子层台阶和结点位置，以利于表面外延生长。
7. 外延层杂质的分布主要受哪几种因素影响？答：杂质掺杂效率不仅依赖于外延温度、生长速率、气流中掺杂剂的摩尔分数、反应室的几何形状等因素，还依赖于掺杂剂自身的特性。
另外，影响掺杂效率的因素还有衬底的取向和外延层结晶质量。
集成电路制造技术原理与工艺[王蔚][习题解答(第5单元)
![集成电路制造技术原理与工艺[王蔚][习题解答(第5单元)](https://img.taocdn.com/s3/m/641a6af0aeaad1f346933fe2.png)
复习题1. ULSI 对多层互连系统的要求？答：可从金属导电层和绝缘介质层的材料特性，工艺特性，以及互连延迟时间等多个方面来分析ULSI 对多层互连系统的要求：1、缩短互连线延迟时间，通常用电阻电容（RC ）常数表征互连线延迟时间，有：ox m ox m t t l t wlwt l RC 2ρεερ=⋅=其中，ρ为金属连线的电阻率；l 、w 、t m 分别为金属连线层的长度、宽度和厚度；为ε、t ox 分别为介质层的介电常数和厚度。
由公式式可知，金属导电层的电阻率越低，绝缘层的介电常数越小，互连线越短，互连线延迟时间也就短，电路速度也就越快。
2、金属导电材料的选取除了要求低电阻率之外，还应抗电迁移能力强，理化稳定性能、机械性能和电学性能在经过后续工艺及长时间工作之后保持不变，最好薄膜淀积和图形转移等加工工艺简单、且经济，制备的互连线台阶覆盖特性好、缺陷浓度低、薄膜应力小。
实际上完全满足上述要求的金属或金属性材料没有。
早期的ULSI 是采用铝及铝合金作为导电材料。
近年来随着工艺技术的发展，铜已成为金属导电材料的首选，在集成度更高的ULSI 中有取代铝及铝合金的趋势。
3、绝缘介质材料的选取除了要求介电常数低之外，还应击穿场强高、漏电流低、体电阻率和表面电阻率大（一般均应大于1015Ω·cm ），即电学性能好；不吸潮、对温度的承受能力在500℃以上、无挥发性残余物存在，即理化性能好；薄膜材料的应力低、与导电层的附着性好，即兼容性好；薄膜易制备、且缺陷密度低、易刻蚀、台阶覆盖特性好，即易于加工成型。
2. 简述多层互连工艺流程。
答：在互连工艺中，首先淀积介质层，通常是CVD-PSG ；接下来平坦化，即PSG 的热处理回流，以消除衬底表面因前面光刻等工艺造成的台阶；然后通过光刻形成接触孔和通孔；再进行金属化，如PVD-Al 填充接触孔和通孔，形成互连线；如果不是最后一层金属，继续进行下一层金属化的工艺流程，如果是最后一层金属，则积淀钝化层，通常是PECVD-Si 3N 4，互连工艺完成。
集成电路制造技术——原理与工艺
集成电路制造技术——原理与工艺
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2014年6月，《国家集成电路产业发展推进纲要》
1、集成电路定位
它是信息技术产业的核心，是支撑经济社会发展和保障国家安全的战略性、基础性 和先导性产业，当前和今后一段时期是我国集成电路产业发展的重要战略机遇期和攻坚 期。
2、发展目标
到2015年，集成电路产业销售超3500亿元。移动智能终端、网络通信等部分重点 领域集成电路设计技术接近国际一流水平。32/28纳米（nm）制造工艺实现规模量产， 中高端封装测试销售收入占封装测试业总收入比例达到30%以上，65-45nm关键设备和 12英寸硅片等关键材料在生产线上得到应用。
集成电路制造技术——原理与工艺
《集成电路产业发展白皮书(2015版)》
世界创新三大重点：
一是14nm FinFET工艺芯片正式进入市场，英特尔公司在22nm的FinFET结构三栅 晶体管技术及IBM和意法半导体公司的22nm制程节点中采用的FD-SOI全耗尽技术。 二是3D-NAND存储技术走向商用。 三是可穿戴市场推动无线充电技术走向成熟。无线充电技术已经成为业界“抢攻”的重 点。
2018-2014全球集成电路市场规模及增速
1、2014年全球半导体市场规模达到3331亿美元，同比增长9%，为近四年增速之最。 2、从产业链结构看。制造业、IC设计业、封装和测试业分别占全球半导体产业整体营业收入 的50%、27%、和23%。 3、从产品结构看。模拟芯片、处理器芯片、逻辑芯片和存储芯片2014年销售额分别442.1 亿美元、622.1亿美元、859.3亿美元和786.1亿美元，分别占全球集成电路市场份额的 16.1%、22.6%、32.6%和28.6%。
到2020年，全行业销售收入年均增速超过20%，移动智能终端、网络通信、云计 算、物联网、大数据等重点领域集成电路设计技术达到国际领先水平，16/14nm制造工 艺实现规模量产，封装测试技术达到国际领先水平，关键装备和材料进入国际采购体系。
集成电路工艺原理（考试题目与答案_广工版）
集成电路工艺原理（考试题目与答案_广工版）1、将硅单晶棒制成硅片的过程包括哪些工艺？答：包括：切断、滚磨、定晶向、切片、倒角、研磨、腐蚀、抛光、清洗、检验。
2、切片可决定晶片的哪四个参数/答：切片决定了硅片的四个重要参数：晶向、厚度、斜度、翘度和平行度。
3、硅单晶研磨清洗的重要性。
答：硅片清洗的重要性：硅片表面层原子因垂直切片方向的化学键被破坏成为悬挂键，形成表面附近的自由力场，极易吸附各种杂质，如颗粒、有机杂质、无机杂质、金属离子等，造成磨片后的硅片易发生变花发蓝发黑等现象，导致低击穿、管道击穿、光刻产生针孔，金属离子和原子易造成pn结软击穿，漏电流增加，严重影响器件性能与成品率45、什么是低K材料？答：低K材料：介电常数比SiO2低的介质材料46、与Al 布线相比，Cu 布线有何优点？答：铜作为互连材料，其抗电迁移性能比铝好，电阻率低，可以减小引线的宽度和厚度，从而减小分布电容。
4、硅片表面吸附杂质的存在状态有哪些？清洗顺序？答：被吸附杂质的存在状态：分子型、离子型、原子型清洗顺序：去分子－去离子－去原子－去离子水冲洗－烘干、甩干5、硅片研磨及清洗后为什么要进行化学腐蚀，腐蚀的方法有哪些？答：工序目的：去除表面因加工应力而形成的损伤层及污染腐蚀方式：喷淋及浸泡6、CMP（CMP-chemical mechanical polishing）包括哪些过程？答：包括：边缘抛光：分散应力，减少微裂纹，降低位错排与滑移线，降低因碰撞而产生碎片的机会。
表面抛光：粗抛光，细抛光，精抛光7、SiO2按结构特点分为哪些类型？热氧化生长的SiO2属于哪一类？答：二氧化硅按结构特点可将其分为结晶形跟非结晶形，热氧化生长的SiO2为非结晶态。
8、何谓掺杂？答：在一种材料(基质)中，掺入少量其他元素或化合物，以使材料(基质)产生特定的电学、磁学和光学性能，从而具有实际应用价值或特定用途的过程称为掺杂。
9、何谓桥键氧，非桥键氧？它们对SiO2密度有何影响？答：连接两个Si—O四面体的氧原子称桥联氧原子，只与一个四面体连接的氧原子称非桥联氧原子。
(集成电路原理)作业习题与答案
2020/11/9
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第1章 集成电路的基本制造工艺
1. 四层三结的结构的双极型晶体管中隐埋层的作用？ 2. 在制作晶体管的时候，衬底材料电阻率的选取对器件
有何影响？ 3. 简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4. 简述硅栅p阱CMOS的光刻步骤？ 5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
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5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？
NPN晶体管电流增益小；
集电极的串联电阻很大;
NPN管C极只能接固定电位，从而限制了NPN管的使用。
2020/11/9
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6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
并请提出改进方法。
PMOS
P+ P+ N阱
NMOS N+ N+ P- SUB
SiO2隔离岛
P-well
♣ 淀积氮化硅 光刻有源区 场区氧化 去除有源区氮化硅及二氧化硅
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deposited nitride layer
2020/11/9
有源区
有源区光刻板 N型P型MOS制作区域
(漏-栅-源)
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1） 淀积氮化硅：
P-well
氧化膜生长（湿法氧化）
2） 光刻有源区：
P-well
纵向NPN EB C
N+
N+
P
N阱
在现有N阱 CMOS工艺 上增加一块
掩膜板
优点：
• NPN具有较薄的基区，提高了其性能；
• N阱使得NPN管C极与衬底隔开，可根据电路需要接电位；
集成电路制造技术原理与工艺[王蔚][习题答案(第3单元)
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每分钟最大气体流量为：Q=P∙S=1/760×2000=2.63（slm）
12.如果一个工艺过程依靠对硅片的离子轰击，你会将硅片置于连接腔壁的电极上还是与腔壁隔离的电极上?
答：
应将硅片置于与腔壁隔离的电极上，这样可以避免离子轰击腔壁，造成材料被溅射出来污染反应室，离子对腔壁的轰击也会使反应室受损。
LPCVD工艺温度一般控制在表面反应限制区，对反应剂浓度的均匀性要求不是非常严格，对温度要求严格。因此多采用热壁式反应器，衬底垂直放置，装载量大，更适合大批量生产，气体用量少，功耗低，降低了生产成本。颗粒污染现象也好于APCVD。
PECVD工艺是典型的表面反应速率控制淀积方法，需要精确控制衬底温度。最大特点是工艺温度较低，所淀积薄膜的台阶覆盖性、附着性也好于APCVD和PECVD。但薄膜一般含有氢等气体副产物，质地较疏松，密度低。
3.薄膜在KOH水溶液中的腐蚀速率非常慢，因此常作为硅片定域KOH各向异性腐蚀的掩蔽膜，而PECVD氮化硅薄膜在KOH水溶液中的腐蚀速率快。怎样才能用已淀积的PECVD氮化硅薄膜作为KOH各向异性腐蚀的掩蔽膜？
答：
PECVD氮化硅薄膜含H、质地疏松，抗KOH水溶液中的腐蚀性能差。可通过高温退火，使H逸出，薄膜致密化，从而提高抗腐蚀性，就能作为KOH各向异性腐蚀的掩蔽膜。退火温度约800℃，20min，即LPCVD氮化硅工艺温度。如效果不理想，可升温延长时间。
第三单元
1.比较APCVD、LPCVD和PECVD三种方法的主要异同？主要优缺点？
答：
从三种方法的工艺原理上看，APCVD、LPCVD是热激活并维持化学反应发生，而PECVD是采用电能将反应气体等离子化从而热激活并维持化学反应发生的。
集成电路制造技术原理与工艺[王蔚][习题答案(第2单元)
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第二单元习题解答1.SiO2膜网络结构特点是什么？氧和杂质在SiO2网络结构中的作用和用途是什么？对SiO2膜性能有哪些影响？二氧化硅的基本结构单元为Si-O四面体网络状结构，四面体中心为硅原子，四个顶角上为氧原子。
对SiO2网络在结构上具备“长程无序、短程有序”的一类固态无定形体或玻璃体。
半导体工艺中形成和利用的都是这种无定形的玻璃态SiO2。
氧在SiO2网络中起桥联氧原子或非桥联氧原子作用，桥联氧原子的数目越多，网络结合越紧密，反之则越疏松。
在连接两个Si-O四面体之间的氧原子掺入SiO2中的杂质，按它们在SiO2网络中所处的位置来说，基本上可以有两类：替代（位）式杂质或间隙式杂质。
取代Si-O四面体中Si原子位置的杂质为替代（位）式杂质。
这类杂质主要是ⅢA，ⅤA元素，如B、P等，这类杂质的特点是离子半径与Si原子的半径相接近或更小，在网络结构中能替代或占据Si原子位置，亦称为网络形成杂质。
由于它们的价电子数往往和硅不同，所以当其取代硅原子位置后，会使网络的结构和性质发生变化。
如杂质磷进入二氧化硅构成的薄膜称为磷硅玻璃，记为PSG；杂质硼进入二氧化硅构成的薄膜称为硼硅玻璃，记为BSG。
当它们替代硅原子的位置后，其配位数将发生改变。
具有较大离子半径的杂质进入SiO2网络只能占据网络中间隙孔（洞）位置，成为网络变形（改变）杂质，如Na、K、Ca、Ba、Pb等碱金属、碱土金属原子多是这类杂质。
当网络改变杂质的氧化物进入SiO2后，将被电离并把氧离子交给网络，使网络产生更多的非桥联氧离子来代替原来的桥联氧离子，引起非桥联氧离子浓度增大而形成更多的孔洞，降低网络结构强度，降低熔点，以及引起其它性能变化。
2.在SiO2系统中存在哪几种电荷？他们对器件性能有些什么影响？工艺上如何降低他们的密度？在二氧化硅层中存在着与制备工艺有关的正电荷。
在SiO2内和SiO2-Si界面上有四种类型的电荷：可动离子电荷：Q m；氧化层固定电荷：Q f；界面陷阱电荷：Q it；氧化层陷阱电荷：Q Ot。
(完整word版)《半导体集成电路》考试题目及参考答案(DOC)
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
(完整版)集成电路工艺原理试题总体答案
目录一、填空题（每空1分，共24分） (1)二、判断题（每小题1.5分，共9分） (1)三、简答题（每小题4分，共28分） (2)四、计算题（每小题5分，共10分） (4)五、综合题（共9分） (5)一、填空题（每空1分，共24分）1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。
2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。
3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。
4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。
5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。
6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底片。
7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。
8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。
9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。
10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。
11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。
12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。
常规平面工艺扩散工序中的有限表面源扩散过程中，杂质在体内满足高斯分布函数分布。
13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。
14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。
15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。
16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。
【精品】集成电路工艺原理作业王蔚1
集成电路制造技术作业热氧化1、解释名词：自掺杂外扩散SOS技术SOI技术.答：自掺杂：是指在高温外延时，高掺杂衬底中的杂质从基片外表面扩散进入气相边界层，又从边界层扩散掺入外延层的现象。
外扩散：又称为互扩散，是指在高温外延时,衬底和外延层中的杂质互相由浓度高的一侧向浓度低的一侧扩散的现象。
SOS技术:是SOI技术的一种，是在蓝宝石或尖晶石衬底上异质外延硅获得外延材料的技术。
SOI技术：是指在绝缘衬底上异质外延硅获得外延材料的技术.2、详述影响硅外延生长速率的因素。
答：影响外延生长速率的因素主要有外延温度、硅源种类、反应剂浓度、外延反应器结构类型、气体流速、衬底晶向等.外延温度的影响：外延过程可分为质量传递过程和表面反应过程。
在气相质量传递过程中,随着温度升高气相边界层中的气体分子热运动加剧、气体黏度增加、气体密度降低、气相边界层增厚,综合以上效应，气相质量传递速率随温度缓慢升高有所加快。
在表面反应过程中，外延剂吸附和气态生长物的解吸过程很快，对外延生长速率影响效果不明显；外延剂化学反应和生成硅原子迁移随着温度升高而明显加快,综合几个过程的综合效果，硅表面反应过程随温度升高速率加快非常明显。
因此，外延温度升高，外延生长速率加快。
硅源种类的影响：实际测得采用不同硅源，生长速率不同。
外延生长速率由高到低对应的硅源依次为：Si H4〉SiH2Cl2>SiHCl3〉SiCl4.反应剂浓度的影响：一般地，在反应剂浓度较低时,随着反应剂浓度增加，质量传递至衬底表面的外延剂就会增加，外延速度就会加快.但是，随着浓度进一步升高，到达某一临界浓度时，衬底表面生成硅原子速率大于硅原子在衬底表面生成单晶的速度或者反应剂分解形成硅粒堆积,就会生长出多晶硅,此时外延层的生长速率由硅原子形成单晶的速率控制.当采用含氯硅源时，如果反应剂浓度继续增加,到达某一浓度时，外延生长速率反而开始减小。
其他影响因素：外延器的结构类型、气体流速的因素对气相质量传递快慢造成影响。
集成电路制造技术原理与工艺王蔚习题答案第1单元资料
第一单元 习题1. 以直拉法拉制掺硼硅锭，切割后获硅片，在晶锭顶端切下的硅片，硼浓度为3×1015atoms/cm 3。
当熔料的90％已拉出，剩下10％开始生长时，所对应的晶锭上的该位置处切下的硅片，硼浓度是多少?已知：C 0B =3×1015atoms/cm 3；k B =0.35；由ls C C k =得： 硅熔料中硼的初始浓度为：C 0l = C 0B / k B =3×1015 /0.35≈8.57×1015 atoms/cm 3；由10)1(--=k s X kC C 得：剩下10％熔料时，此处晶锭的硼浓度为：C 90%B = k B C 0l ×0.1 kB-1= 0.35×8.57×1015×0.10.35-1=1.34×10162. 硅熔料含0.1％原子百分比的磷，假定溶液总是均匀的，计算当晶体拉出10％，50％，90％时的掺杂浓度。
已知：硅晶体原子密度为：5×1022 atoms/cm 3, 含0.1％原子百分比的磷, 熔料中磷浓度为： C 0p =5×1022 ×0.1％=5×1019atoms/cm 3；k p =0.8由10)1(--=k s X kC C 计算得：C 10%p = k P C 0p ×0.9 kp-1=0.8×5×1019×0.9-0.2=4.09×1019 atoms/cm 3C 50%p =0.8×5×1019×0.5-0.2=4.59×1019 atoms/cm 3C 90%p =0.8×5×1019×0.1-0.2=6.34×1019 atoms/cm 33. 比较硅单晶锭CZ 、MCZ 和FZ 三种生长方法的优缺点？答：CZ 法工艺成熟可拉制大直径硅锭，但受坩锅熔融带来的O 等杂质浓度高，存在一定杂质分布，因此，相对于MCZ 和FZ 法，生长的硅锭质量不高。
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第二单元习题解答1.SiO2膜网络结构特点是什么？氧和杂质在SiO2网络结构中的作用和用途是什么？对SiO2膜性能有哪些影响？二氧化硅的基本结构单元为Si-O四面体网络状结构，四面体中心为硅原子，四个顶角上为氧原子。
对SiO2网络在结构上具备“长程无序、短程有序”的一类固态无定形体或玻璃体。
半导体工艺中形成和利用的都是这种无定形的玻璃态SiO2。
氧在SiO2网络中起桥联氧原子或非桥联氧原子作用，桥联氧原子的数目越多，网络结合越紧密，反之则越疏松。
在连接两个Si-O四面体之间的氧原子掺入SiO2中的杂质，按它们在SiO2网络中所处的位置来说，基本上可以有两类：替代（位）式杂质或间隙式杂质。
取代Si-O四面体中Si原子位置的杂质为替代（位）式杂质。
这类杂质主要是ⅢA，ⅤA元素，如B、P等，这类杂质的特点是离子半径与Si原子的半径相接近或更小，在网络结构中能替代或占据Si原子位置，亦称为网络形成杂质。
由于它们的价电子数往往和硅不同，所以当其取代硅原子位置后，会使网络的结构和性质发生变化。
如杂质磷进入二氧化硅构成的薄膜称为磷硅玻璃，记为PSG；杂质硼进入二氧化硅构成的薄膜称为硼硅玻璃，记为BSG。
当它们替代硅原子的位置后，其配位数将发生改变。
具有较大离子半径的杂质进入SiO2网络只能占据网络中间隙孔（洞）位置，成为网络变形（改变）杂质，如Na、K、Ca、Ba、Pb等碱金属、碱土金属原子多是这类杂质。
当网络改变杂质的氧化物进入SiO2后，将被电离并把氧离子交给网络，使网络产生更多的非桥联氧离子来代替原来的桥联氧离子，引起非桥联氧离子浓度增大而形成更多的孔洞，降低网络结构强度，降低熔点，以及引起其它性能变化。
2.在SiO2系统中存在哪几种电荷？他们对器件性能有些什么影响？工艺上如何降低他们的密度？在二氧化硅层中存在着与制备工艺有关的正电荷。
在SiO2内和SiO2-Si界面上有四种类型的电荷：可动离子电荷：Q m；氧化层固定电荷：Q f；界面陷阱电荷：Q it；氧化层陷阱电荷：Q Ot。
这些正电荷将引起硅/二氧化硅界面p-硅的反型层，以及MOS器件阈值电压不稳定等现象，应尽量避免。
（1）可动离子电荷（Mobile ionic charge）Q m主要是Na+、K+、H+等荷正电的碱金属离子，这些离子在二氧化硅中都是网络修正杂质，为快扩散杂质，电荷密度在1010~1012/cm2。
其中主要是Na+，因为在人体与环境中大量存在Na+，热氧化时容易发生Na+沾污。
Na+离子沾污往往是在SiO2层中造成正电荷的一个主要来源。
这种正电荷将影响到SiO2层下的硅的表面势，从而，SiO2层中Na+的运动及其数量的变化都将影响到器件的性能。
进入氧化层中的Na+数量依赖于氧化过程中的清洁度。
现在工艺水平已经能较好地控制Na+的沾污，保障MOS晶体管阈值电压V T的稳定。
存在于SiO2中的Na+，即使在低于200℃的温度下在氧化层中也具有很高的扩散系数。
同时由于Na 以离子的形态存在，其迁移(transport)能力因氧化层中存在电场而显著提高。
为了降低Na +的沾污，可以在工艺过程中采取一些预防措施，包括：①使用含氯的氧化工艺；②用氯周期性地清洗管道、炉管和相关的容器；③使用超纯净的化学物质；④保证气体在传输过程的清洁。
另外保证栅材料(通常是多晶硅)不受沾污也是很重要的。
使用PSG 和BPSG 玻璃钝化可动离子，可以降低可动离子的影响。
因为这些玻璃体能捕获可动离子。
用等离子淀积氮化硅来封闭已经完成的芯片，氮化硅起阻挡层的作用，可以防止Na +、水汽等有害物的渗透。
（2）固定离子电荷（Fixed Oxide Charge ）Q f ，通常是带正电，但是在某些情况下也可能带负电，它的极性不随表面势和时间的变化而变化，所以叫它固定电荷。
这种电荷是指位于距离Si-SiO 2界面3nm 的氧化层范围内的正电荷，又称界面电荷，是由氧化层中的缺陷引起的，电荷密度在l010~1012/cm -2。
然而在超薄氧化层(＜3.0nm)中，电荷离界面更近，或者是分布于整个氧化层之中。
固定离子电荷的来源普遍认为是氧化层中过剩的硅离子，或者说是氧化层中的氧空位。
由于氧离子带负电，氧空位具有正电中心的作用，所以氧化层中的固定电荷带正电。
固定氧化层电荷的能级在硅的禁带以外，但在SiO 2禁带中。
硅衬底晶向、氧化条件和退火温度的适当选择，可以使固定正电荷控制在较低的密度。
同时降低氧化时氧的分压，也可减小过剩Si +的数量，有助于减小固定正电荷密度。
另外，含氯氧化工艺也能降低固定正电荷的密度。
（3）界面陷阱电荷（Interface trapped charge ）Q it ，位于SiO 2/Si 界面上，电荷密度在1010/cm -2左右，是由能量处于硅禁带中、可以与价带或导带方便交换电荷的那些陷阱能级或电荷状态引起的。
那些陷阱能级可以是施主或受主，也可以是少数载流子的产生和复合中心，包括起源于Si-SiO 2界面结构缺陷（如硅表面的悬挂键）、氧化感生缺陷以及金属杂质和辐射等因素引起的其它缺陷。
通常可通过氧化后在低温、惰性气体中退火来降低Q it 的浓度。
在(100)的硅上进行干氧氧化后，D it 的值大约是1112210~10/cm eV ，而且会随着氧化温度的升高而减少。
（4）氧化层陷阱电荷（Oxide trapped charge ）Q ot ，它位于SiO 2中和Si/SiO 2界面附近，这种陷阱俘获电子或空穴后分别荷负电或正电，电荷密度在109~1013/cm 2左右。
这是由氧化层内的杂质或不饱和键捕捉到加工过程中产生的电子或空穴所引起的。
在氧化层中有些缺陷能产生陷阱，如悬挂键、界面陷阱变形的Si-Si 、Si-O 键。
氧化层陷阱电荷的产生方式主要有电离辐射和热电子注入。
减少电离辐射陷阱电荷的主要工艺方法有：①选择适当的氧化工艺条件以改善SiO 2结构，使Si-O-Si 键不易被打破。
一般称之为抗辐照氧化最佳工艺条件，常用1000℃干氧氧化。
②在惰性气体中进行低温退火(150~400℃)可以减少电离辐射陷阱。
3. 欲对扩散的杂质起有效的屏蔽作用，对SiO 2膜有何要求？工艺上如何控制氧化膜生长质量？硅衬底上的SiO 2若要能够当作掩膜来实现定域扩散的话，就应该要求杂质在SiO 2层中的扩散深度j x 小于SiO 2本身的厚度2SiO x ，即有2j SiO x x <实际上只有对那些D SiO2＜D Si ，即21Si SiO D D >的杂质，用SiO 2膜掩蔽才有实用价值。
SiO 2掩膜最小厚度确定 硅衬底上的SiO 2要能够当作掩膜来实现定域扩散的话，只要2SiO x 能满足条件：预生长的SiO 2膜具有—定的厚度，同时杂质在衬底硅中的扩散系数Si D 要远远大于其在SiO 2中的扩散系数2SiO D （即2Si SiO D D ），而且SiO 2表面杂质浓度（s C ）与SiO 2-Si 界面杂质浓度（I C ）之比达到一定数值，可保证SiO 2膜能起到有效的掩蔽作用。
若取310s IC C =，则所需氧化层的最小厚度为min 4x .=4. 由热氧化机理解释干、湿氧速率相差很大这一现象由二氧化硅基本结构单元可知，位于四面体中心的Si 原子与四个顶角上的氧原子以共价键方式结合在一起，Si 原子运动要打断四个Si-O 键，而桥联O 原子的运动只需打断二个Si-O 键，非桥联氧原子只需打断一个Si-O 键。
因此，在SiO 2网络结构中，O 原子比Si 原子更容易运动。
氧原子离开其四面体位置运动后，生成氧空位。
在热氧化过程中，氧离子或水分子能够在已生长的SiO 2中扩散进入SiO 2/Si 界面，与Si 原子反应生成新的SiO 2网络结构，使SiO 2膜不断增厚。
与此相反，硅体内的Si 原子则不容易挣脱Si 共价键的束缚，也不容易在已生长的SiO 2网络中移动。
所以，在热氧化的过程中，氧化反应将在SiO 2-Si 界面处进行，而不发生在SiO 2层的外表层，这一特性决定了热氧化的机理。
为了解释线性速率常数与硅表面晶向的关系，有人提出了一个模型。
根据这个模型，在二氧化硅中的水分子和Si-SiO 2界面的Si-Si 键之间能直接发生反应。
在这个界面上的所有的硅原子，一部分和上面的氧原子桥联，一部分和下面的Si 原子桥联，这样氧化速率与晶向的关系就变成了氧化速率与氧化激活能和反应格点的浓度的关系了。
在SiO 2-Si 界面上，任何一个时刻并不是处于不同位置的所有硅原子对氧化反应来说都是等效的，也就是说不是所有硅原子与水分子都能发生反应生成SiO 2。
实验发现，在干氧氧化的气氛中，只要存在极小量的水汽，就会对氧化速率产生重要影响。
对于硅的(100)晶面，在800℃的温度下进行干氧氧化时，当氧化剂气氛中的水汽含量小于1ppm 时，氧化700分钟，氧化层厚度为300Å；在同样条件下，水汽含量为25ppm 时，氧化层厚度为370 Å。
在上述实验中，为了准确控制水汽含量，氧气源是液态的；为了防止高温下水汽通过石英管壁进入氧化炉内，氧化石英管是双层的，并在两层中间通有高纯氮或氩，这样可以把通过外层石英管进入到夹层中的水汽及时排除。
5. 薄层氧化过程需注意哪些要求？ 现采用的工艺有哪些？在ULSI 中，MOS 薄栅氧化层 (2100A SiO x <)制备应满足以下关键条件：（1）低缺陷密度----以降低在低电场下的突然性失效次数；（2）好的抗杂质扩散的势垒持性----对p +多晶硅栅的p-MOSFET 特别重要；（3）具有低的界面态密度和固定电荷的高质量的Si-SiO 2界面----低的界面态密度可保证MOSFET 有理想的开关特性；（4）在热载流子应力和辐射条件下的稳定性----当MOSFET 按比例减小时，沟道横向的高电场会使沟道载流子获得高能量，并产生热载流子效应，例如氧化层电荷陷阱和界面态。
在热载流子应力和辐射条件（如反应离子刻蚀和X 射线光刻工艺）下生产最小损伤的栅介质层；（5）工艺过程中具有较低的热开销（Thermal budget ），以减少热扩散过程中的杂质再分布。
现采用的工艺分为四大类主流方法：（1）各种预氧化清洁工艺；（2）各种氧化工艺；（3）化学改善栅氧化层工艺；（4）沉积氧化层或叠层氧化硅作为栅介质。
6. 掺氯氧化为何对提高氧化层质量有作用？HCl 的氧化过程，实质上就是在热生长SiO 2膜的同时，在SiO 2中掺入一定数量的氯离子的过程。
所掺入的氯离子主要分布在Si- SiO 2界面附近100Å左右处。
氯在氧化膜中的行为是比较复杂的，从实验观察分析认为有以下几种情况：（1）氯是负离子，在氧化膜中集中必然造成负电荷中心，它与正电荷的离子起中和作用；（2）它能在氧化膜中形成某些陷阱态来俘获可动离子；（3）碱金属离子和重金属离子能与氯形成蒸气压高的氯化物而被除去；（4）在氧化膜中填补氧空位，与硅形成Si-Cl 键或Si-O-Cl 复合体，因此降低了固定正电荷密度和界面态密度(可使固定正电荷密度降低约一个数量级)。