数据总线缓冲器

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8255功能与应用

8255A具有三个相互独立的输入/输出通道：
通道A、通道B、通道C。
A组控制逻辑控制端口A及端口C的上半部；
A组有0，1，2 三种工作方式。
B组控制逻辑控制端口B及端口C的下半部，
B组只能工作于方式0，1。
二、8255A的结构框图（如图8-1所示）从功能上来分，8255A的结构可分为：总线接口电路、内部控制逻辑和输入 / 输出接口电路。（1）总线接口电路数据总线缓冲器和读/写控制逻辑。（2）内部控制逻辑（3）输入/输出接口电路
MOV AL， 0DH OUT 83H， AL ；设按位置位/复位控制字；置PC6=1，使选通无效
具体程序段如下：
MOV AL， 81H OUT 83H， AL MOV AL， 0DH OUT 83H， AL WAIT：IN AL， 82H TEST AL， 04H JNZ WAIT MOV AL， BL OUT 80H， AL MOV AL，0CH OUT 83H， AL INC AL OUT 83H， AL
; (控制字若为83H也对) ;送控制字 ;设按位置位/复位控制字；置PC6=1，使选通无效；读C口状态；测试BUSY状态（PC2) ；忙，循环测试；不忙，取打印字符；送A口 ;设按位置位/复位控制字 ;置PC6=0，选通打印机
;置PC6=1
总
结
掌握可编程输入/输出接口芯片8255A的应用及编程方法（方式0，硬件电路，程序）。
8255A作为打印机接口的示意图如下：
A0 A1 IOR IOW 译码器
A0 A1
RD
WR CS
工作过程：

8255A不断查询打印机的状态，当打印机为忙状态， 8255A处于查询等待状态。当打印机为空闲状态时，CPU通过 8255A向打印机输出一个字符。

[精彩]8259a芯片详解

8259A:可编程中断控制器芯片（PIC)，它是可以用程序控制的中断控制芯片。

单个的8259A 能管理8级向量优先级中断。

在不增加其他电路的情况下，最多可以级联成64级的向量优级中断系统。

8259A内部结构由8个部分组成：（1）数据总线缓冲器（DA TA BUS BUFFER）：将8259A连接到系统数据总线上，控制字和状态信息通过此传送。

（2）读/写控制逻辑(READ/WRITE LOGIC)：主要是接收CPU的各种命令字，此外也可将8259A的状态信息传到数据总线上。

（3）级联缓冲器/比较器(CASCADE BUFFER/COMPARA TOR)：本功能模块储存和比较系统中的所有8259A的ID号。

主片将请求中断的从片的ID号发送到CAS0-2上，被选的从片就会在下一个或第二个INTA脉冲到来时将其中断程序地址发送到系统数据线上。

（4）中断请求寄存器IRR：保存8条外界中断请求信号IR0-IR7的请求状态。

Di位为1表示IRi引脚有中断请求，为0则无。

（5）中断屏蔽寄存器IMR：保存对中断请求信号IR的屏蔽状态。

Di位为1表示IRi中断被屏蔽，为0表示允许该中断。

（6）正在服务寄存器ISR：保存正在被8259A服务着的中断状态。

Di位为1表示IRi中断正在被服务中。

（7）优先权分析器PR：本逻辑模块决定IRR中中断请求的优先级，当INTA脉冲到来时将相应的位存入ISR中（8）控制逻辑(CONTROL LOGIC) 8259A共有28个引脚：符号引脚号输入/输出功能描述Vcc 28 I 电源+5V GND 14 I 接地C----S---- 1 I 片选：低电平有效，来自地址译码器的输出，当其有效时，CPU才能对8259A进行读写操作W----R---- 2 I 写信号：低电平有效，来自CPU的输出；当该有效且CS有效时，使8259A接受CPU送来的命令字。

R----D---- 3 I 读信号：低电平有效，来自CPU的输出；当CS有效且RD 有效时，使8259A将状态信息放到数据总路线上，供CPU检测D7-D0 4-11 I/O 数据线CAS0-CAS2 12，13，15I/O 单片工作时不用，级联时与从片相连S----P----/E----N----16 I/O 当工作在在缓冲器方式下控制缓冲器收发（EN），是输出信号，EN=1，数据方向由CPU→8259A；EN=0，方向相反；工作在非缓冲器方式时用来指定是主片（sp=1）还是从片（sp=0），是输入信号INT 17 O 向CPU发出的中断请求信号IR0-IR7 18-25 I 中断请求信号输入，来自外部接口电路I----N----T----A----26 I 中断响应信号，由此接收CPU发来的中断响应脉冲A0 27 I 和CS,WR,RD结合使用，用于内部寄存器选择，通常连接到CPU的A0地址线上在MCS-80/85系统上中断响应过程如下：(1)当IR7～IR0中有一个或几个中断源变成高电平时，使相应的IRR位置位。

微处理器中内部总线及缓冲器的功能

微处理器中内部总线及缓冲器的功能微处理器中的内部总线及缓冲器是其重要组成部分，它们承担着关键的功能，对于微处理器的性能和稳定性起着至关重要的作用。

我们来了解一下内部总线的功能。

内部总线是微处理器内部各个功能模块之间进行信息传递的通道，它连接着微处理器的各个子系统，如运算逻辑单元(ALU)、控制单元、寄存器和存储器等。

内部总线主要负责传递指令和数据，使得各个子系统能够相互协作，完成各种运算和操作。

内部总线通常被划分为数据总线、地址总线和控制总线三部分。

数据总线用于传输数据，地址总线用于传输地址信息，控制总线用于传输控制信号。

这样的划分使得内部总线能够同时传输多个信号，提高了微处理器的并行处理能力。

内部总线的性能对于微处理器的整体性能有着重要的影响。

首先，内部总线的带宽决定了数据传输的速度。

带宽越大，每秒钟能够传输的数据量就越大，微处理器的运算速度也就越快。

其次，内部总线的稳定性对于系统的可靠性至关重要。

如果内部总线存在信号干扰或者传输错误，就会导致微处理器的工作出现错误或者崩溃。

为了提高内部总线的性能和稳定性，缓冲器起到了重要的作用。

缓冲器是一种存储器件，能够暂时存储数据或者控制信号，平衡不同模块之间的速度差异，提高数据传输的效率。

在微处理器中，缓冲器通常被用于解决内部总线带宽不足的问题。

缓冲器可以分为输入缓冲器和输出缓冲器两种。

输入缓冲器负责接收来自外部设备或者其他模块的数据或者控制信号，并将其暂时存储起来。

输出缓冲器则负责将存储在内部总线上的数据或者控制信号输出到外部设备或者其他模块。

通过使用缓冲器，可以解决内部总线带宽不足的问题，提高数据传输的效率和稳定性。

缓冲器还可以起到隔离的作用。

微处理器内部的各个子系统之间可能存在速度差异，某个子系统的速度较慢可能会拖慢整个系统的运行速度。

通过使用缓冲器，可以将速度较慢的子系统与速度较快的子系统隔离开来，使得整个系统能够以速度较快的子系统为基准进行运行。

08 常用接口芯片-微机原理与接口技术(第3版)-牟琦-清华大学出版社

8255的内部结构如图8.2所示。
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图8.2 8255内部结构
8.1 可编程并行接口8255
1) 面向CPU的接口电路 (1) 数据总线缓冲器：是一个三态双向的8位缓冲器，是8255与系统数据
总线的接口。接口的数据线D7～D0直接与CPU数据总线相连，以实现CPU与8255接口之间的信息传递。CPU向8255写入控制字或从8255中读状态信息以及所有数据的输入和输出，都需要通过数据缓冲器来进行传递。
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8.1 可编程并行接口8255
(2) 此时接口也可向CPU发出一个中断请求信号，同上面的输入过程相同，CPU可以用软件查询方式或中断的方式将CPU中的数据通过接口输出到外设中。当输出数据送到接口的输出缓冲寄存器后，再输出到外设。
(3) 与此同时，接口向外设发送一个启动信号，启动外设接收数据。外设接收到数据后，向接口回送一个“输出回答”信号。
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8.1 可编程并行接口8255
并行接口中包括状态信息、控制信息和数据信息，这些信息分别存放在状态寄存器、控制寄存器和数据缓冲寄存器中。 1) 状态寄存器：用来存放外设的信息，CPU通过访问这个寄存器来了解某
个外设的状态。 2) 控制寄存器：CPU对外设的操作命令都寄存在控制寄存器中。 3) 数据缓冲寄存器：缓冲器是用来暂存数据的。这是因为外设与CPU交换
(2) 外设接到回答信号后，将撤销“输入数据准备好”信号。在接口收到数据后，它会在状态寄存器中设置“准备好输入”状态位，以便CPU对其进行查询。
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8.1 可编程并行接口8255
(3) 接口向CPU发出一个中断请求信号，这样CPU可以用软件查询方式或中断的方式将接口中的数据输入到CPU中。

8251微机原理

1. RS-232C接口标准
• RS-232C最初是为了使用公用电话网进行数据通信而制定的标准。在发送端：通过调制解调器将表示为 “1”、“0”的高低电平，转换成相应的高低频率
的模拟信号，发送到公用电话网。
在接受端：……. RS-232C提供了一个利用电话网通过MODEM把远距离设备连接在一起完成通信
的技术规范。
RS-232C 计算机 MODEM 信道（传输线路） RS-232C MODEM
计算机或终端
• 随着计算机的发展，除了上述连接，也可用 RS-232C 使计算机与终端相连。 RS-232C 终端
计算机
(1) RS-232C 标准 RS-232C 提出了数据终端设备（DTC）和数据通信设备（DCE）之间串行传输数据的接口规范，对接口的机械特性、电器特性、功能特性做了规定。 • 机械特性：标准规定了使用一个25针标准连接器（插头座），并对连接器的尺寸、每个针的排列位置做了明确规定。 • 电气特性：标准规定，逻辑“1”信号，电平在 –3V ~ -15V 之间；逻辑“0”信号，电平在 +3V ~ +15V 之间；
• DCE做好接收数据的准备，DSR和DTR 信号有效，通知modem可以接收/发送数据；
接通与外线的连接，起到摘机的作用，交换机停止振铃。 ③ ④ 乙方准备好后（DTR、RTS、CTS有效），即通过 MODEM 向甲方送一个载波信号；甲方收到此载波信号后，即知乙方已做好准备，使DSR 、CTS 有效，并向乙方发送一个载波频率。
① 扩展的BCD交换码 EBCDIC —— 这是一种 8 位编码，较常用在同步通信中。 ② 美国标准信息交换码 ASCⅡ。
3. 两种通信方式
① 异步通信 ASYNC（Asynchronous Data Communication）

8255A的原理介绍

D7~D0
D7~D0
8086 系统总线
RD WR A1 A2 A0 A3 A4 M/IO A5 A6 A7
&
A B C G2A G2B
Y0 O Y1 Y2 O O
RD WR A0 A1 CS
PA7
PA0
PC3 PC2
驱动器
K3
K2 K1 +5V
PC1
PC0
~
K0
G1 LS138
8255A
＋5V
；查表，取出相应的字形码送AL
；指向端口A ；输出字形码显示
LED显示器的结构
a
f g b c d dp
a b c d e
a b c d e
e
f
g ep
f
g ep
LED显示器的外形
共阳极LED显示器的结构
共阴极LED显示器的结构
LED显示器的工作原理
软件译码法
PA0 PA1

a b c d e
8 2 5
8255A各端口地址确定: 由图可知： A7 A6 A5 A4 A3 A2 A1 A0 1 1 1 0 1 0 各端口地址为：E8H~EEH
8255A方式选择控制字: 按题意设置端口A方式0输出,下C口输入.
1 0 0 0 × 0 × 1 81H
A0 A3 A4 M/IO A5 A6 A7
o o 读/写控制逻辑 o
至控制寄存器至数据端口
(五) 端口寻址
8255A端口选择表
A1 A0 RD 0 0 1 0 0 1 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 WR 1 1 1 0 0 0 0 CS 0 0 0 0 0 0 0 端口 A 端口 B 端口 C 数据总线数据总线数据总线数据总线功能数据总线数据总线数据总线端口 A 端口 B 端口 C 控制字寄存器

74hc541

74hc54174HC541是一种集成电路芯片，属于高速CMOS逻辑器件。

本文档将详细介绍74HC541的特点、工作原理及常见应用场景。

1. 74HC541 简介74HC541是一种具有8个非反相输入和8个非反相输出的八位三态缓冲器。

它具有高速操作、广泛的工作电压范围以及可靠性强等特点。

该器件可以通过输入引脚控制输出信号的使能与禁止，以实现数据的缓冲和传输。

2. 74HC541的工作原理74HC541的工作原理基于三态门的操作方式。

它包含八个相互独立的缓冲器，每个缓冲器都有一个输入引脚和一个输出引脚。

当输入引脚为高电平时，输出引脚会跟随输入引脚的电平。

当输入引脚为低电平时，输出引脚会保持高阻态，即输出信号不会受到影响。

这种使能与禁止输出的能力使得74HC541在数据传输中非常有用。

3. 74HC541的特点3.1 高速操作：74HC541具有快速响应的特点，适用于高速数据传输和缓冲操作。

3.2 宽工作电压范围：74HC541可以在2V至6V的工作电压范围内正常工作，因此非常适用于不同的电路设计和项目需求。

3.3 低功耗：74HC541的设计采用了低功耗CMOS技术，能够在保证高性能的同时降低功耗。

3.4 八位三态缓冲器：74HC541提供了八个独立的缓冲器，每个缓冲器具有使能功能，方便数据传输和控制。

3.5 耐电磁干扰性能：74HC541采用了抗电磁干扰设计，能够在电磁环境干扰下正常工作。

4. 74HC541的应用场景4.1 数据总线缓冲器：74HC541常用于处理数据总线缓冲，可以提供数据传输和缓冲功能，保证数据的稳定性和可靠性。

4.2 时序控制器：74HC541可以作为时序控制器的一部分，用于控制各个信号的传输和缓冲，确保正确的时序顺序。

4.3 电平转换器：74HC541还可以用作电平转换器，将不同电平的信号转换为兼容的电平，方便不同电路之间的连接和通信。

4.4 数据缓冲和传输：由于74HC541具有快速响应和三态缓冲功能，因此在需要进行数据缓冲和传输的应用中非常常见，例如数据存储器、寄存器等。

74ls245原理

74ls245原理
74LS245是一种双向总线缓冲器，用于将一个电路中的双向数据总线
与另一个电路中的双向数据总线相连接。

它有两个8位数据输入/输出端口（Port A和Port B），并且可以通过一个控制管脚（有时称为“使能”管脚）来选择数据流的方向。

在74LS245中，控制管脚（通常称为“使能”管脚）是“OE”，意
为“输出使能”。

当OE管脚为高电平（通常为Vcc）时，数据可以从端口A到端口B传输，而当OE管脚为低电平（通常为地）时，数据
可以从端口B到端口A传输。

该芯片中还有三个重要的管脚：DIR，A和B。

DIR管脚的状态决定了数据流的方向，当DIR管脚为高电平时，数据从端口A到端口B传输，当DIR管脚为低电平时，数据从端口B到端口A传输。

在使用时，DIR管脚通常与控制器中的某个输出位相连，以实现数据的控制。

在使用74LS245时，需要注意以下几点：
1. 端口A和端口B的电压级别必须相同（通常为TTL电平或CMOS
电平）。

2. 当数据从一个电路传输到另一个电路时，要确保电路之间的电气特性匹配，以避免信号失真。

3. 在数据传输期间，DIR管脚和OE管脚必须设置为正确的状态以实现正确的数据流。

总之，74LS245是一个方便实用的双向总线缓冲器，可以确保数据流动的可靠性和正确性。

在实际应用中，75LS245可以用于传输数据，例如在电子设备和自动控制系统中用于数据输入和输出。

微机原理考研要点总结

1.什么是最大模式？什么是最小模式？用什么方法将8086/8088置于最大模式和最小模式？答：最小模式，即系统中只有一个微处理器，所有的总线控制信号都直接由8086/8088，因此，系统总线控制电路被减到最小。

最大模式，即系统里包括两个或多个微处理器，主处理器就是8086/8088，其它均为协助主处理器工作的协处理器。

它主要用于中等规模或大型的8086/8088系统中。

将8086/8088的第33脚接地时，系统处于最大模式，接＋5V时，为最小模式2.8086有两种工作方式，即最小模式和最大模式，它由什么信号决定？最小模式的特点是什么？最大模式的特点是什么？MN/信号决定。

当接入＋5V时，系统处于最小模式，只答：8086的两种工作模式由MAX有一个微处理器，总线控制逻辑部件被减到最小。

当接地时，系统处于最大模式，实现多处理器控制系统，主要应用于大中型系统。

3. 8086/8088的执行部件EU由多少个通用寄存器，多少个专用寄存器，几个标志寄存器和什么组成？答：执行部件由以下几部分组成：1、四个通用寄存器 AX BX CX DX；2、四个专用寄存器，即基数指针寄存器BP，堆栈指针寄存器SP，源变址寄存器SI，目的变址寄存器DI；3一个标志寄存器FR；4算术逻辑部件ALU。

4.简述8086CPU对中断的响应和处理过程。

答：8086对各类中断的响应不完全相同，主要区别在于如何获得中断类型码。

A．可屏蔽中断的响应过程。

首先必须满足中断允许标志IF置1，当没有内部中断，非屏蔽中断（NMI=0）和总线请求（HOLD=0）时，外设向中断控制器8259A发出中断请求，经8259A处理，得到相应的中断类型码，并向CPU申请中断（INTR=1）。

⑴等待当前指令结束，CPU发出中断响应信号。

⑵8259A连续（两个总周期）接收到两个INTA 的负脉冲的中断响应信号，则通过数据总线将中断类型码送CPU，CPU把中断类型码乘4作为中断矢量表的地址指针。

微机原理与接口技术_第7章8253

15
§7-1 8253的工作原理 ——8253的内部结构和引脚信号
然后，开始递减计数。即每输入一个时钟脉冲，计数
器的值减1，当计数器的值减为0时，便从OUT引脚输出一个信号。输出信号的波形主要由工作方式决定，同时还受到从外部加到GATE引脚上的门控信号控制，它决定是否允许计数。当用8253作外部事件计数器时，在CLK脚上所加的计数脉冲是由外部事件产生的，这些脉冲的间隔可以是不相等的。如果要用它作定时器，则CLK引脚上应输入精确的时钟脉冲。这时，8253所能实现的定时时间，决定于计数脉冲的频率和计数器的初值，即定时时间＝时钟脉冲周期tc×预臵的计数初值n
16
§7-1 8253的工作原理 ——8253的内部结构和引脚信号 ③引脚 8253的3个计数器都各有3个引脚，它们是：
CLK0~CLK2：计数器0~2的输入时钟脉冲从这里输
入。频率不能大于2MHz。
OUT0~OUT2：计数器0~2的输出端。
GATE0~GATE2：计数器0~2的门控脉冲输入端。
4
第七章可编程计数器/定时器8253及其应用 ——概述 2. 不可编程的硬件定时 555芯片是一种常用的不可编程器件，加上外接电阻和电容就能构成定时电路。这种定时电路结构简单，价格便宜，通过改变电阻或电容值，可以在一定的定时范围内改变定时时间。但这种电路在硬件已连接好的情况下，定时时间和范围就不能由程序来控制和改变，而且定时精度也不高。 3. 可编程的硬件定时 ①可编程定时器/计数器电路利用硬件电路和中断方法控制定时，定时时间和范围完全由软件来确定和改变，并由微处理器的时钟信号提供时间基准，这种时钟信号由晶体振荡器产生，故计时精
12
§7-1 8253的工作原理 ——8253的内部结构和引脚信号 8253输入信号组合的功能表

两通道双向I2C总线缓冲器ISL3300x

设备驱动程序是系统内核和机器硬件之间序屏蔽了硬件的细节，应用程序看来，件设备已在硬抽象为设备文件，以像操作普通文件一样对硬件设备进行可操作。Ｌｎｘ操作系统下的设备分为３：符设备、设备ｉｕ类字块
咨询编号：００５ｏ９２１０１０
－
１－０３
参考文献：
【】磊ｑＣＩ序实现动态ＷＥ１李用Ｇ程Ｂ的方法【．学技术与Ｊ科】
工程，０９，（）１－６３２０９６：６１１１．１
编写ＣＩ用程序时，需打开相应的设备文件，可Ｇ应只就通过调用驱动中的命令控制接口实现对端口的控制。
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ｌ然后可通过ｉｔ系统调用实现对端口的控制．序结束ｏｌｃ程时再调用ｃｓ（）闭设备。ｌｅｆ关ｏｄ
【】日坤．Ｒ嵌入式应用开发技术白金手册【】北京：６廖ＡＭＭ．中
国电力出版社．ｏ５２０．
两通道双向ｌ总线缓冲器Ｉ３０ｘ２ｃＳＬ３０

简述8086最小模式下的总线读操作和写操作的过程

简述8086最小模式下的总线读操作和写操作的过程（最新版3篇）目录（篇1）一、8086 最小模式下的总线读操作过程二、8086 最小模式下的总线写操作过程正文（篇1）一、8086 最小模式下的总线读操作过程在 8086 最小模式下，总线读操作主要分为以下几个步骤：1.CPU 产生读总线请求信号 RQ。

2.总线控制器 8288 接收到 RQ 信号后，向内存发送读请求信号。

3.内存接收到读请求信号后，读取相应的数据，并将其发送到数据总线缓冲器 74LS244 和 74LS245。

4.数据总线缓冲器 74LS244 和 74LS245 接收到数据后，将其发送到锁存器 74LS373。

5.锁存器 74LS373 接收到数据后，将其锁存，并输出到数据总线上。

6.CPU 从数据总线上读取所需的数据。

7.CPU 完成读操作后，发送总线控制信号，使总线进入高阻态，以保护总线。

二、8086 最小模式下的总线写操作过程在 8086 最小模式下，总线写操作主要分为以下几个步骤：1.CPU 产生写总线请求信号 WQ。

2.总线控制器 8288 接收到 WQ 信号后，向内存发送写请求信号。

3.内存接收到写请求信号后，将待写入的数据发送到数据总线缓冲器74LS244 和 74LS245。

4.数据总线缓冲器 74LS244 和 74LS245 接收到数据后，将其发送到锁存器 74LS373。

5.锁存器 74LS373 接收到数据后，将其锁存，并输出到数据总线上。

6.CPU 从数据总线上读取所需的数据。

7.CPU 完成写操作后，发送总线控制信号，使总线进入高阻态，以保护总线。

总结：8086 最小模式下的总线读操作和写操作过程均包括请求信号的产生、总线控制器的响应、数据的传输和锁存、CPU 读取/写入数据以及操作完成后的总线控制信号发送等步骤。

目录（篇2）一、8086 最小模式下的总线读操作过程二、8086 最小模式下的总线写操作过程正文（篇2）一、8086 最小模式下的总线读操作过程在 8086 最小模式下，总线读操作主要分为以下几个步骤：1.CPU 产生读总线请求信号 RQ。

82C54

82C54是一种实现定时和计数功能的外围电路，拥有3个独立的16位计数器，每个计数器都可通过程序设计的方法设定为实现定时功能的各种操作方式。

可编程时间间隔定时器芯片82C54有以下几个特点：1、与所有Intel系列微处理器兼容2、可以处理从DC～12MHz范围的输入频率信号3、3个独立的16位的计数器4、最大计数范围为0～655355、6种可编程的计数模式6、状态读返回命令7、以二进制或BCD计数8、与TTL完全兼容9、单 5V供电电压10、低功耗的CHMOS11、工作温度范围：C82C54 0°C～+70°CI82C54 -40°C～+85°CM82C54 -55°C～+125°C82C54的内部结构如图9-12所示，该芯片内部由数据总线缓冲器、控制寄存器、读／写控制逻辑以及计数器等组成82C54内部结构一、数据总线缓冲器该缓冲器为8位双向三态的缓冲器，可直接挂在数据总线上。

通过它，一方面可以向控制寄存器写入控制字，向计数器写入计数初值；另一方面也可由CPU通过该缓冲器读取计数器的当前计数值二、读／写控制逻辑读／写逻辑的功能是接收来自CPU的控制信号，包括读信号、写信号、片选信号和芯片内部寄存器的寻址信号A1、A0，并完成对82C54各计数器的读／写操作三、控制字寄存器接收来自CPU的控制字，并由控制字D7、D6位的编码决定该控制字写入哪一个计数器的控制寄存器中四、计数器82C54有3个独立的计数器通道，每个通道的结构完全相同，如图9-13所示。

每一个通道有一个16位减法计数器，还有对应的16位初值寄存器和输出锁存器。

计数开始前写入的计数初值存于初值寄存器；计数过程中，减法计数器的值不断递减，而初值寄存器中的初值不变。

输出锁存器则用于写入锁存命令时锁定当前计数值82C54每个计数器的内部逻辑图82C54有24条引脚，双列直插式封装，如图9-14所示一、与CPU一侧的接口信号n D0～D7，三态双向数据线。

计算机控制系统8255ADC0809即作业

+vref
-vref
OE
ADC0809芯片时序图
tws启动脉冲时间100~200ns
tws启动脉冲时间100~200ns
图5
tws启动脉冲时间100~200ns
ADC0809与接口的涉及的主要问题 1）进行通道选择； 2）发启动信号； 3）取回转换结束信号； 4）读取转换的数据；
A/D0809转换结果读取方式： ①延时读数 ②查询EOC=1 ③EOC申请中断
可编程接口电路通常应具有以下功能：
1. 两个或两个以上的具有锁存器或缓冲器的数据端口；
2. 每个数据端口都具有与CPU用应答方式交换信号所必须的控制和状态信息，也有与外设交换信息所必须的控制和状态信息；
3. 通常每个数据端口有能用中断方式与 CPU交换信息所必须的电路；
4. 片选和控制电路；
11
10
PC7
外设接口
8255A引脚定义
* PA7~PA0：A端口数据信号引脚 * PB7~PB0：B端口数据信号引脚 * PC7~PC0：C端口数据信号引脚 * D7~D0： 8255A的8位数据线 * A1~A0：端口选择信号
当A1A0=00时选择端口A 当A1A0=01时选择端口B 当A1A0=10时选择端口C 当A1A0=11时选择控制端口
A组和B组 A组包括 B组包括
A口：PA0~PA7 C口的高4位：PC4~PC7 B口：PB0~PB7 C口的低4位：PC0~PC3
A组，B组的控制寄存器，接收来自数据总线的控制字，并根据控制字确定各端口的工作状态和工作方式。
(3) 数据总线缓冲器
三态双向8位缓冲器，是8255A与CPU 之间的数据接口。传送输入数据、输出数据、控制命令字。

和通过对比,熟悉8253和8254和8255芯片的基本功能结构,工作方式及其工作原理

微型计算机原理与接口技术实验报告指导教师：姓名：学号：班级：一：实验时间：2014年11月25二：实验地点：2601号机房三：实验名称：认识8253/8254和8255芯片四：实验目的：通过对比，熟悉8253/8254和8255芯片的基本功能结构、工作方式及其工作原理。

五：实验内容及步骤：（一）8253/8254和8255芯片的基本功能结构（1）8253芯片的基本功能结构：8253芯片有24条引脚，封装在双列直插式陶瓷管壳内。

下图为：可编程定时器8253内部结构框图D0 ~ D7:8位数据线,用来传送控制字和计数初值CS*片选信号，低电平有效。

该信号有效说明系统选中该芯片，此时，CPU可以对本片8253进行读/写操作。

RD*读信号，低电平有效。

该信号有效时，表示CPU正在对8253的一个计数器进行读当前计数值的操作。

WR*写信号，低电平有效。

该信号有效时，表示CPU正在向8253的控制寄存器写入控制字或者向一个计数器写入计数初值。

A1 ~ A0:是用来对3 个计数器通道和控制寄存器进行寻址的引脚，由A1和A0的四种编码来选择四个端口之一。

（2）8254芯片的基本功能结构8254芯片主要由四部分组成：数据总线缓冲器数据总线缓冲器是一个三态、双向8位寄存器主要作用是与cpu进行数据交换，8位数据线D7～D0与CPU的系统数据总线连接，构成CPU和8254之间信息传送的通道，CPU通过数据总线缓冲器向8254写入控制命令、计数初始值或读取计数值。

读写逻辑读写逻辑是芯片的控制部分，编程人员通过控制信号的选择来选择芯片的工作方式。

读/写控制逻辑用来接收CPU系统总线的读、写控制信号和端口选择信号，用于控制8254内部寄存器的读/写操作。

控制字寄存器控制寄存器是一个只能写不能读的8位寄存器，系统通过指令将控制字写入控制寄存器，设定8254的不同工作方式。

计数器8254内部有三个结构完全相同而又相互独立的16位减“1”计数器，每个计数器有六种工作方式，各自可按照编程设定的方式工作。

微机简答题

1、简述8086CPU总线接口部件(BIU)的功能及其组成。

总线接口部件的功能是负责与存储器、I/O端口传送数据，即BIU管理在存储器中存取程序和数据的实际处理过程。

它主要由以下几部分构成：1．4个段地址寄存器。

即CS DS ES SS。

位的指令指针寄存器IP。

位的地址加法器。

字节的指令队列。

2. 8086CPU内部由哪两部分组成各完成什么工作答：在8086内部由BIU和EU两大部分组成，BIU主要负责和总线打交道，用于CPU与存储器和I/O接口之间进行数据交换；EU主要是将从指令队列中取得的指令加以执行。

3. 什么是I/O独立编址和统一编址，各有什么特点答：独立编址是将I/O端口单独编排地址，独立于存储器地址。

统一编址是将I/O端口与存储器地址统一编排，共享一个地址空间。

端口独立编址方式，处理器除要具有存储器访问的指令和引脚外，还需要设计I/O 访问的I/O指令和I/O引脚，其优点是：不占用存储器空间；I/O指令使程序中I/O操作一目了然；较小的I/O地址空间使地址译码简单。

但I/O指令功能简单，寻址方式没有存储器指令丰富。

统一编址方式，处理器不再区分I/O口访问和存储器访问。

其优点是：处理器不用设计I/O指令和引脚，丰富的存储器访问方法同样能够运用于I/O访问。

缺点是：I/O端口会占用存储器的部分地址空间，通过指令不易辨认I/O操作。

4．简述主机与外设进行数据交换的几种常用方式。

答：①无条件传送方式，常用于简单设备，处理器认为它们总是处于就绪状态，随时进行数据传送。

②程序查询方式：处理器首先查询外设工作状态，在外设就绪时进行数据传送。

③中断方式：外设在准备就绪的条件下通过请求引脚信号，主动向处理器提出交换数据的请求。

处理器无其他更紧迫任务，则执行中断服务程序完成一次数据传送。

④DMA传送：DMA控制器可接管总线，作为总线的主控设备，通过系统总线来控制存储器和外设直接进行数据交换。

此种方式适用于需要大量数据高速传送的场合。

微机原理知识点

《微型计算机及其接口技术》是计算机应用专业（专科）非常重要的一门专业课，也是难度较大的一门课。

考生不但要熟悉计算机硬件的功能特点，还要熟练的编制、调试软件，对考生的综合能力要求比较高。

本课程的先修课程为：1.模拟电路与数字电路2.计算机组成原理3.汇编语言程序设计《微型计算机及其接口技术》复习大纲是我根据教科书内容反复整理与总结的，剔除了教材上的冗余，精简了基本理论。

若考生在读懂、读通教科书的基础上，能全部掌握此大纲的内容（一定要全部掌握，本大纲已经很精简了），那么通过考试会很有把握的。

另外，希望考生准备一本南京大学出版的《微型计算机及其接口技术应试指导》在手边，以便查阅。

《微型计算机及其接口技术》复习大纲第1章微型计算机概论微处理器——由运算器、控制器、寄存器阵列组成微型计算机——以微处理器为基础，配以内存以及输入输出接口电路和相应的辅助电路而构成的裸机微型计算机系统——由微型计算机配以相应的外围设备及其它软件而构成的系统单片机——又称为“微控制器”和“嵌入式计算机”，是单片微型计算机单板机——属于计算机系统总线——是CPU、内存、I/O接口之间相互交换信息的公共通路，由数据总线（双向）、地址总线和控制总线组成微机系统中的三种总线：1.片总线，元件级总线2.内总线（I-BUS），系统总线3.外总线（E-BUS），通信总线第2章80X86处理器8086CPU两个独立的功能部件：1.执行部件（EU），由通用计算器、运算器和EU控制系统等组成，EU从BIU的指令队列获得指令并执行2.总线接口部件（BIU），由段寄存器、指令指针、地址形成逻辑、总线控制逻辑和指令队列等组成，负责从内存中取指令和取操作数8086CPU的两种工作方式：1.最小方式，MN/MX接+5V（MX为低电平），用于构成小型单处理机系统支持系统工作的器件：（1）时钟发生器，8284A（2）总线锁存器，74LS373（3）总线收发器，74LS245控制信号由CPU提供2.最大方式，MN/MX接地（MX为低电平），用于构成多处理机和协处理机系统支持系统工作的器件：（1）时钟发生器，8284A（2）总线锁存器，74LS373（3）总线收发器，74LS245（4）总线控制芯片，8288控制信号由8288提供指令周期、总线周期、时钟周期的概念及其相互关系：1.执行一条指令所需要的时间称为指令周期2.一个CPU同外部设备和内存储器之间进行信息交换过程所需要的时间称为总线周期3.时钟脉冲的重复周期称为时钟周期4.一个指令周期由若干个总线周期组成，一个总线周期又由若干个时钟周期组成5. 8086CPU的总线周期至少由4个时钟周期组成6.总线周期完成一次数据传输包括：传送地址，传送数据等待周期——在等待周期期间，总线上的状态一直保持不变空闲周期——总线上无数据传输操作MMX——多媒体扩展SEC——单边接口，PENTIUM2的封装技术SSE——数据流单指令多数据扩展，PENTIUM3的指令集乱序执行——不完全按程序规定的指令顺序执行（PENTIUM PRO）推测执行——遇到转移指令时，不等结果出来便先推测可能往哪里转移以便提前执行（PENTIUM PRO）8086CPU逻辑地址与物理地址的关系：1. CPU与存储器交换信息，使用20位物理地址2.程序中所涉及的都是16位逻辑地址3.物理地址==段基值* 16 +偏移地址4. 20条地址线== 1M，（00000H ~ FFFFFH）；16条数据线== 64K，（0000H ~ FFFFH）5.段起始地址必须能被16整除8086的结构，各引脚功能，全部要掌握（教科书P14 ~ P18）复位（RESET）时CPU内寄存器状态：1. PSW（FR）、IP、DS、SS、ES清零2. CS置FFFFH3.指令队列变空8086CPU外部总线16位，8088CPU外部总线8位80286CPU：1. 16位CPU2.两种工作方式：（1）实地址方式，使用20条地址线，兼容8086全部功能（2）保护虚地址方式，使用24条地址线，有16M的寻址能力80386CPU：1. 32位CPU2.数据线32位3.地址线32位，直接寻址4GB4.内部寄存器32位5.三种存储器地址空间：逻辑地址，线性地址，物理地址6.三种工作方式：实方式，保护方式，虚拟8086方式80486CPU：1.采用RISC2.集成FPU和CACHE第3章存储器及其接口半导体存储器分类：1.随机存取存储器，RAM（1）静态RAM，SRAM （HM6116，2K * 8）（2）动态RAM，DRAM，需要刷新电路（2164，64K * 1）2.只读存储器，ROM（1） PROM，可编程ROM，一次性写入ROM（2） EPROM，可擦除可编程ROM （INTEL2732A，4K * 8）（3） EEPROM，电可擦除可编程ROM半导体存储器的性能指标：1.存储容量2.存取速度（用两个时间参数表示：存取时间，存取周期）3.可靠性4.性能/价格比内存条及其特点：内存条是一个以小型板卡形式出现的存储器产品，它的特点是：安装容易，便于用户进行更换，也便于扩充内存容量HM6116、2164、INTEL2732A的外特性INTEL2732A的6种工作方式：1.读2.输出禁止3.待用4.编程5.编程禁止6. INTEL标识符实现片选控制的三种方法：1.全译码2.部分译码（可能会产生地址重叠）3.线选法地址重叠——多个地址指向同一存储单元存储器芯片同CPU连接时应注意的问题：1. CPU总线的负载能力问题2. CPU的时序同存储器芯片的存取速度的配合问题16位微机系统中，内存储器芯片的奇偶分体：1. 1M字节分成两个512K字节（偶存储体，奇存储体）2.偶存储体同低8位数据总线（D7 ~ D0）相连接，奇存储体同高8位数据总线（D15 ~ D8）相连接3. CPU的地址总线A19 ~ A1同两个存储体中的地址线A18 ~ A0相连接，CPU地址总线的最低位A0和BHE（低电平）用来选择存储体4.要访问的16位字的低8位字节存放在偶存储体中，称为对准字，访存只需要一个总线周期；要访问的16位字的低8位字节存放在奇存储体中，称为未对准字，访存需要两个总线周期5. 8088CPU数据总线是8位，若进行字操作，则需要两个总线周期，第一个周期访问低位，第二个周期访问高位存储器的字位扩展，考试必考（教科书P71习题2、习题6）74LS138的综合应用必须熟练掌握，考试必考：（教科书P55 ~ P58；P71 ~ P72习题7、习题8；P231第五。

微机原理复习题

微机原理复习题简答题：1.微处理器、微型计算机和微型计算系统三者之间有什么不同？答：微处理器，即把CPU⽤⼤规模集成电路技术做在⼀个芯⽚上；微型计算机，即微处理器加上⼀定数量的存储器和外部设备构成的；微型计算机系统，即微型计算机与管理、维护计算机硬件以及⽀持应⽤的软件相结合形成的。

2.微型计算机采⽤总线结构有什么优点？答：扩⼤了数据传送的灵活性，减少连线，并且标准化总线，易于兼容和⼯业化⽣产。

3.什么是指令和指令系统？汇编语⾔的指令包括哪⼏个部分？各部分功能是什么？答：指令，即要求计算机执⾏的各种操作命令的形式写下来。

指令系统，即计算机能执⾏的全部指令。

指令组成：即操作码（表⽰计算机执⾏什么操作）和操作数（参加操作的数的本⾝或操作数所在的地址）。

4.微机的内部和外部结构各有什么特点？答：外部三总线结构，即地址总线（AB）、数据总线（DB）和控制总线（CB），⽤来连接CPU和内存、外设I/O接⼝。

内部为单总线结构，⽤来连接寄存器、累加器和算数逻辑单元，即内部所有单元电路都挂在内部总线上分时使⽤总线。

5.什么是微机的体系结构？构成微机系统的主要硬件有哪些？答：体系结构，即构成微机的主要部件、这些部件的总体布局和主要功能以及它们之间的连接⽅式。

硬件，即运算器、控制器、存储器、输⼊设备和输出设备。

6.什么叫总线周期？8086的基本总线周期由⼏个时钟周期组成？READY信号的作⽤是什么？答：总线周期，即CPU与内存或外设进⾏⼀次数据交换所需的时间组成，即由4个时钟周期组成。

READY信号，即准备就绪信号，是从所寻址的存储器或I/O设备来取响应信号，⾼电平有效。

CPU在T3周期开始采样READY 线，若其为低，则在T3周期结束后插⼊Tw周期，直⾄READY有效。

在Tw周期结束后进⼊T4周期，完成数据传送。

7.8086的存储器为什么分段寻址？如何分段？实际的物理地址是如何产⽣的？答：分段寻址的原因和⽅法，8086COU有20条地址总线，它的直接寻址能⼒为1MB，所以，在⼀个8086组成的系统中，可以有多达1MB的存储器。

双总线缓冲器工作原理

双总线缓冲器工作原理
双总线缓冲器是一种常用于数字系统中的集成电路，用于在两个不同的总线之间进行信号传输。其工作原理如下：
1. 输入端：双总线缓冲器有两个输入端，分别连接到两个不同的总线。这两个输入端分别称为A接到两个不同的总线。这两个输出端分别称为Y端和Z端。
总之，双总线缓冲器通过控制端的状态来选择信号的传输方向，从而实现两个不同总线之间的信号传输。这种缓冲器可以提供信号放大和调节功能，并且可以在需要时将输出端置于高阻态，保护总线的完整性和稳定性。
双总线缓冲器工作原理
3. 控制端：双总线缓冲器还有一个控制端，用于控制信号的传输方向。控制端通常被标记为OE（Output Enable）或者G（Gate）。
4. 传输方向：通过控制端的状态，双总线缓冲器可以选择将信号从A端传输到Y端，或者从B端传输到Z端。当控制端为高电平时，信号从A端传输到Y端；当控制端为低电平时，信号从B端传输到Z端。
5. 信号传输：当控制端为高电平时，输入端A的信号经过缓冲器内部的放大和调节电路进行处理，并传输到输出端Y。反之，当控制端为低电平时，输入端B的信号经过缓冲器内部的放大和调节电路进行处理，并传输到输出端Z。
双总线缓冲器工作原理
6. 高阻态：当控制端为高阻态时（即控制端为高电平且使能输入端为低电平），双总线缓冲器的输出端Y和Z处于高阻态，不对总线上的信号进行传输。这样可以避免总线冲突和信号干扰。