第三章存储系统
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
第三章 存储系统03
现有如下存储器芯片： 现有如下存储器芯片： EPROM：8K×8位(控制端仅有 ： × 位 控制端仅有 控制端仅有CS#); SRAM:16K×1位，2K×8位，4K×8位， × 位 × 位 × 位 8K×8位 × 位 请从上述芯片中选择适当芯片设计该计 算机主存，画出主存储器逻辑 算机主存，画出主存储器逻辑.
3.4.2 FLASH闪速存储器 闪速存储器 1.什么是闪速存储器 1.什么是闪速存储器 闪速存储器是一种高密度、非易 闪速存储器是一种高密度、 失性的读/写半导体存储器， 失性的读/写半导体存储器，又叫快擦除 ROM、闪光ROM或简称闪存。 ROM或简称闪存 ROM、闪光ROM或简称闪存。
3.4.2 Flash闪速存储器 闪速存储器
3.4.2 Flash闪速存储器 闪速存储器
3.闪速存储器与 闪速存储器与CPU的连接 闪速存储器与 的连接
小
结
重点: ROM存储器的特点和分类 ROM 理解EPRO低电压类似于ROM,只能读不 闪存在某种低电压类似于 低电压类似于 只能读不 能写.但在另外一种较高电压下工作时 但在另外一种较高电压下工作时， 能写 但在另外一种较高电压下工作时，又 类似于RAM,可读可写 可读可写,而且闪存的内容不需 类似于RAM,可读可写,而且闪存的内容不需 要电力支持也能保存. 要电力支持也能保存 它突破了传统的存储器体系，它具有非易 它突破了传统的存储器体系，它具有非易 失性，高密度性，可直接执行，固态性能. 失性，高密度性，可直接执行，固态性能
MROM图（32字X8位）：有MOS管处为“1”。
VC A0 A1 A4
地 址 译 码 器
W0 W1 W31
D0
D1
D7
1、ROM分类（续） 、 分类（ 分类 可编程PROM 可编程 出厂时存储元或全为1，或全为 ， 出厂时存储元或全为 ，或全为0， 用户可根据自己的需要进行一次编程， 用户可根据自己的需要进行一次编程， 之后便无法更改。 结击穿（结破坏） 之后便无法更改。有结击穿（结破坏） 型和熔（断）丝型。 型和熔
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
第三章 存储系统02(blue )
小
重点:结来自 理解SRAM、DRAM的存储原理 SRAM芯片内部结构及其扩展 DRAM控制器的作用 DRAM的刷新方法 高性能存储器的构成特点及其访问原理
举例
地址译码方式
B:双地址译码(续) 举例: 1K X 1位 RAM采用双译码结构,则 可以将1K X 1 RAM 的10条地址线中的5 条（A0~A4）用在横向，5条（A5~A9） 用在纵向，则字选信号线线的条数共为： 32+32=64条(相比1024条减少了很多) 双译码结构见下图
地址译码方式
3.3 DRAM存储器
工作原理 和学生一起分析P71图3.6。
3.3 DRAM存储器
DRAM存储芯片逻辑结构 DRAM存储器芯片的结构与SRAM存 储器芯片相似，由存储体与外围电路构成。 但由于要进行刷新，所以外围电路更复杂。 主要增加行地址与列地址锁存器、增加了 刷新计数器及相应的控制电路。
刷新方式（续） 异步刷新：将刷新周期按存储器行数 等分，每一等分内刷新一行。 优点：集成了以上两种方式的优点， 减少了死时间率，同时刷新时间占总时 间的比率较小。
3.3 DRAM存储器
地址多路开关:提供刷新或读写地址， 由多路开关进行选择。 刷新定时器:定时电路用来提供刷新请 求。 刷新地址计数器: 只用RAS信号的刷新 操作，需要提供刷新地址计数器。
具体芯片举例见书本Ｐ72图3.7
3.3 DRAM存储器
读写与DRAM的刷新 两个概念: 刷新：由于漏电使电容上的电荷衰减， DRAM需要定期地重新进行存储，这个过 程称为刷新。 刷新周期：从上一次对整个存储器刷新结束 到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔叫刷新周期。
3.3 DRAM存储器
第三章 存储系统 习题课
• 可以将图中的A15与A10接线颠倒一下， 可以将图中的A15与A10接线颠倒一下， A15 接线颠倒一下 原来的7C00H~7FFFH 原来的7C00H~7FFFH A15~A10=011111） （A15~A10=011111）就变为 • F800H~FBFFH（A15~A10=111110）， F800H~FBFFH（A15~A10=111110）， 与另一部分FC00H~FFFFH FC00H~FFFFH成为地址连 与另一部分FC00H~FFFFH成为地址连 续的存储器。 续的存储器。 • 6、试用Intel 2116构成64K X 8bit的存储 试用Intel 2116构成 构成64K 8bit的存储 该存储器采用奇偶校验。 器，该存储器采用奇偶校验。 • （1）求共需要多少片2116芯片？ 求共需要多少片2116芯片？ 2116芯片 • （2）画出存储体连接示意图； 画出存储体连接示意图； • （3）写出各芯片RAS*和CAS*的形成条 写出各芯片RAS* CAS*的形成条 RAS*和 件；
• 6、RAM中的任何一个单元都可以随时 RAM中的任何一个单元都可以随时 访问。 访问。 • 7、ROM中的任何一个单元不能随机访 ROM中的任何一个单元不能随机访 问。 一般情况下，ROM和RAM在主存储 8、一般情况下，ROM和RAM在主存储 器中是统一编址的。 器中是统一编址的。 在当今的计算机系统中， • 9、在当今的计算机系统中，存储器是数 据传送的中心， 据传送的中心，但访问存储器的请求是 CPU或I/O发出的 发出的。 由CPU或I/O发出的。 • 10、EPROM是可改写的，因而也是随机 10、EPROM是可改写的 是可改写的， 存储器的一种。 存储器的一种。 • 11、DRAM和SRAM都是易失性半导体存 11、DRAM和SRAM都是易失性半导体存 储器。 储器。
第三章 存储系统
存储系统一、选择1、设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元个数是4、在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为5、某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、A.地址线为16根，数据线为32根B. 地址线为32根，数据线为16根C.址线线为15根，数据线为16根D. 地址线为15根，数据线为32根9、若RAM中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（）A.DRAM芯片的集成度比SRAM高B.DRAM芯片的成本比SRAM高C.DRAM芯片的速度比SRAM快D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。
14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储自己顺序按地址由小到大依次是16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得21、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
计算机系统结构(必过版)
4、 虚拟存储器的工作原理、地址空间、种类 原理：把主存储器、磁盘存储器和虚拟存储器都划分成固定大小的页，主存储器的页称 为实页，虚拟存储器中的页称为虚页，把虚拟地址空间映射到主存地址空间 三种地址空间：虚拟地址空间、主存储器地址空间、辅存地址空间 三种虚拟存储器：页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器 5、 段式虚拟存储器与页式虚拟存储器的优缺点 地址映象方法：每个程序段都从 0 地址开始编址，长度可长可短，可以在程序执行过程
对于写回法： 大多数操作只需要写 Cache，不需要写主存； 当发生块失效时，可能要写一个块到主存； 即使是读操作，也可能要写一个块到主存。 对于写直达法： 每次写操作，必须写、且只写一个字到主存。 实际上： 写直达法的写次数很多、每次只写一个字； 写回法是的写次数很少、每次要写一个块。 (3) 控制的复杂性, 写直达法比写回法简单。 对于写回法： 要为每块设置一个修改位，而且要对修改位进行管理； 为了保证 Cache 的正确性，通常要采用比较复杂的校验方式或校正方式。 对于写直达法： 不需要设置修改位； 只需要采用简单的奇偶校验即可。由于 Cache 始终是主存的副本，Cache 一 旦有错误可以从主存得到纠正。 (4) 硬件实现的代价, 写回法要比写直达法好。 对于写直达法： 为了缩短写 Cache 流水段的时间，通常要设置一个小容量的高速寄存器堆 （后行写数缓冲站） ， 每个存储单元要有数据、 地址和控制状态等 3 部分组成。 每次写主存时，首先把写主存的数据和地址写到高速寄存器堆中。 每次读主存时，要首先判断所读数据是否在这个高速寄存器堆中。 写回法不需要设置高速缓冲寄存器堆。 13、预取算法有如下几种： (1) 按需取。当出现 Cache 不命中时，才把需要的一个块取到 Cache 中。 (2) 恒预取。无论 Cache 是否命中，都把下一块取到 Cache 中。 (3) 不命中预取。当出现 Cache 不命中，把本块和下一块都取到 Cache 中。 14、解决 Cache 与主存不一致的主要方法： (1) 共享 Cache 法。能根本解决 Cache 不一致，共享 Cache 可能成为访问的瓶颈，硬件 复杂 (2) 作废法。当某一处理机写局部 Cache 时，同时作废其他处理机的局部 Cache。 (3) 播写法。把写 Cache 的内容和地址放到公共总线上，各局部 Cache 随时监听公共总 线 (4) 目录表法。在目录表中存放 Cache 一致性的全部信息。 (5) 禁止共享信息放在局部 Cache 中。Cache 对系统程序员不透明。
王道计组第三章存储系统思维导图脑图
基于闪存技术Flash Memory，属于电可擦除ROM，即EEPROM
原理
每个块包含多个页（page）
负责翻译逻辑块号，找到对应页（Page）
闪存翻译层
每个芯片包含多个块（block）
存储介质：多个闪存芯片（Flash Chip）
组成
相当于磁盘的“扇区”
以页（page）为单位读/写
以块（block）为单位“擦除”，擦干净的块，其中的每页都可以写一次，读无限次
记录介质可以重复使用 记录信息可以长期保存而不丢失，甚至可以脱机存档
优点
非破坏性读出，读出时不需要再生
存取速度慢
机械结构复杂
缺点
对工作环境要求较高
一块硬盘含有若干个记录面，每个记录面划分为若干条磁道，而每条磁道又划分为 若干个扇区，扇区（也称块）是磁盘读写的最小单位，也就是说磁盘按块存取。
即记录面数，表示硬盘总共有多少个磁头，磁头用于读取/写入盘片上记录面的信 息,一个记录面对应一个磁头。
半导体元件的原理
主存储器的基本组成
译码驱动电路
译码器将地址信号转化为字选通线的高低电平
存储矩阵(存储体)
由多个存储单元构成，每个存储单元又由多个存储元构成
存储芯片的基本原理
读写电路
每次读/写一个存储字
由多个存储单元构成，每个存储单元又由多个存储元构成
地址线，数据线，片选线，读写控制线；每根线都会对应一个金属引脚
存储器的层次结构
主存——辅存：实现了虚拟存储系统，解决了主存容量不够的问题 Cache——主存：解决了主存与CPU速度不匹配的问题
按层次
高速缓存（Cache） 主存储器（主存，内存）
可直接被CPU读写
辅助存储器（辅存，外存）
第三章存储系统习题参考答案1.有一个具有20位地址和32位字长的
第三章存储系统习题参考答案1．有一个具有20位地址和32 位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1000/512 ）×（32/8 ）= 8（片）（3）需要 1 位地址作为芯片选择。
2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8 位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为16M×64 位，共需几个模块板？（2）个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：（1）. 共需模块板数为m：m= ÷224=4（块）（2）. 每个模块板内有DRAM芯片数为n:n=（224/2 22）×（64/ 8）=32 （片）（3）主存共需DRAM芯片为：4×32=128 （片）每个模块板有32片DRAM芯片，容量为16M×64 位，需24根地址线（A23~A0）完成模块板内存储单元寻址。
一共有 4 块模块板，采用 2 根高位地址线（A25~A24），通过2：4 译码器译码产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32 位存储器，要求：（1）画出该存储器的组成逻辑框图。
（2）设存储器读/写周期为0.5 μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解： （ 1）组成 64K × 32 位存储器需存储芯片数为N=（64K/16K ）×（ 32 位/8 位） =16（片）每 4 片组成 16K ×32 位的存储区，有 A13-A0作为片内地址，用 A15 经 2： 4 译码器产生片选信号 ，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足 CPU 在 1μS 内至少访问内存 一次的要求。
计算机原理第三章存储器
解：（1）需要26根地址线。
（2）有24根地址线
（3）共用8片。
（4）连线图如下图所示。
〔例６〕半导体存储器容量为7K×8位，其中固化区为4k×8 位，可选用 EPROM芯片：2K×8/片。随机读/写区为3K×8， 可选SRAM芯片：2K×4/片和1K×4/片。地址总线为A15~A0，
为“０”。
★ 注意：读出 “１” 信息后，电容Ｃｓ上无电荷，不能再 维持“１”，这种现象称为“破坏性读出”，须进行“恢复”操 作。
（３） 保持，字选线为“０”，Ｔ截止，电容Ｃｓ无放电 回路，其电荷可暂存数毫秒，即维持“１”数毫秒；无电荷 则保持“０”状态。
★ 注意：保持“１”信息时，电容Ｃｓ也要漏电，导致Ｃｓ上 无电荷，须定时“刷新”。
写1：数据线I/O=1、 I / O =0，使位线D=1、 D =0；
推出T1截止，T2导通使Q=1、 Q =0，写入“1”。
（2）读出
行选线xi，列选线yj加高电平，使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0，则T1导通，从位线D将通过T5、T1到地 形成放电回路，有电流经D流入T1，使I/O线上有电流流过，经放 大为“0”信号，表明原存信息为“0”。而此时因T2截止，所以D 上无电流。
〔例〕32位地址线的计算机： 232＝220×210×22＝4千兆＝4G 但现在实际配的主存假设为512兆，
即 512兆＝220×29
所以，32 位地址线寻址的是逻辑地址， 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器：
静态存储器 动态存储器
2. 磁表面存储器：磁盘、磁带等。（磁性材料）
第3章存储系统习题-文档资料
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。 2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。 3. 主存共需要 128 RAM芯片。
字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和 读写 信号，电源线和地线，
所以该芯片引出线的最小数目应为 26 2. 地址范围为 0000 H~ 3FFF H。 根。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问： 1. 若每个模块条为32K×8位，共需几个模块条？
32K×8位的模块条的构成：
模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组 芯片的选片端。
WE D3~D0 D7~D4 4K×4 4K×4 4K×4 4K×4
一、填空
计算机中的存储器是用来存放 程序和数据 的。
存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在 性能 上 接近最里层的存储器。 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存 cache的目的是 取速度不匹配的矛盾 。
• DRAM——动态随机存储器
• ROM——只读存储器
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
组成原理演示文稿 第三章 存储系统part3
40
Fully-Associative Mapping
主存
行号 L0 L1 L2 L3 B0 LHale Waihona Puke L5 B3 L6 L7 Cache
页号 B0 B1
……
标记 B255
计算机学院
2013/4/9
42
全相联映射方式的检索过程
计算机学院
2013/4/9
43
Fully-Associative Mapping
计算机学院
2013/4/9
7
Increasing Bandwidth – Interleaving
Access Pattern without Interleaving:
CPU Memory
Start Access for D1
Start Access for D2 Memory Bank 0 Memory Bank 1 Memory Bank 2
计算机组成原理
Principle of Computer Organization
第三章 存储系统
第三部分
北京邮电大学 计算机学院
计算机学院
戴志涛
2013/4/9 1
多模块交叉存储器
计算机学院
2013/4/9
2
存储器的模块化组织——顺序方式
M0 M1 8 9 10 11 12 13 14 15 M2 16 17 18 19 20 21 22 23 M3 24 25 26 27 28 29 30 31
计算机学院
2013/4/9
25
高速缓冲存储器（Cache）
指令寄存器 CPU 数据寄存器
辅助 硬件
CACHE 内存 主存
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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16K的DRAM存储器片2116的逻辑结构示意图
第三章存储系统
③ 单管动态 RAM 4116 (16K × 1位) 外特性
缓存器 行地址
~
RAS CAS WE
A'6 A'0
缓存器 列地址
时序与控制
行 存储单元阵列 译 码 基准单元
读 列译码器
出 放
再生放大器
大 列译码器
行 基准单元 译 码 存储单元阵列
第三章存储系统
• 分散式刷新方式
• 把每行存储元件的刷新分散安排在各个读写周期内 即把读写周期分为两段，前段表示读写，后段表示 刷新时间。
• 例如:对128*128的存储器，假如存储器的读写周 期为0.5us，那么刷新的时间也为0.5us，则整个 存储系统周期为1us。只需128us就能对全部的存 储单元刷新一遍。
REF R/W R/W R/W
REF
15.5uS
15.5uS
第三章存储系统
第三章存储系统
• 说明1M×1位DRAM片子的刷新方法，刷新周期 定为8ms .
• 【解】
•
如果选择一个行地址进行刷新， 刷新地址
为A0—A8，因此这一行上的2048个存储元同时
进行刷新，即在8ms内进行512个周期的刷新。
• 动态存储器的组成
– 四管动态存储器 – 单管动态存储器
第三章存储系统
•四管动态存储元
在六管静态存储元电路中， 信息暂存于T1，T2管的栅极，这 是因为管子总是存在着一定的电 容。负载管T3，T4是为了给这些 存储电荷补充电荷用的。
由于MOS的栅极电阻很高， 故泄漏电流很小，在一定的时间 内这些信息电荷可以维持住。为 了减少管子以提高集成度，把负 载管T3，T4去掉，这样变成了四 管的动态存储电路。
• 按照这个周期数，512×2048＝1 048 567， 即对1M位的存储元全部进行刷新。
• 刷新方式可采用：在8ms中进行512次刷新操 作的集中刷新方式，或按8ms÷512＝15.5μs刷 新一次的异步刷新方式。
第三章存储系统
第三章存储系统
第三章存储系统
3.3 只读存储器和闪速存储器
第三章存储系统
3999
第三章存储系统
• 例如:
• 对128*128矩阵存储器进行刷新时，刷新的时间相 当于128个读周期，假如读写周期为0.5us,刷新周 期为2ms，那么共有2ms/0.5us=4000个周期。 其中4000-128=3872个周期用来读写或维持，然 后用128个周期，相当于128*0.5=64us用来刷新 操作。由于在这64us中不进行读写操作，故称其 为死时间。
R/W REF R/W REF R/W REF
R/W REF
128us
第三章存储系统
随机读写存储器——动态MOS存储器
第三章存储系统
随机读写存储器——动态
MOS存储器
• 异步刷新方式:
• 将集中式和分散式结合起来,即在2ms内 分散地把128行刷新一遍.
2ms/128=15.5us
R/W R/W R/W
第三章存储系统
•
写操作:I/O与I/O加相反的
电平，当T5,T6截止时，靠T1，
T2管栅极电容的存储作用，在
一定时间内(如2ms)可保留所
写入的信息。
•
读操作:先给出预充信号，
使T9，T10管导通，位线D和
D上的电容都达到电源电压。
字选择线使T5，T6管导通时，
存储的信息通过A，B端向位
•
刷新操作:为防止存储的
信息电荷泄漏而丢失信息，由
外界按一定规律不断给栅极进
行充电，补足栅极的信息电荷。
第三章存储系统
•单管动态存储元 它由一个管子T1和
一个电容C构成，写入 时，字选择线为“1”， T1管导通，定入信息由 位线（数据线）存入电 荷C上的电荷，通过T1 输出到数据线上，通过 读出放大器即可得到存 储信息。
只读存储器
第三章存储系统
只读存储器
第三章存储系统
1.掩膜式ROM
特点:
由厂家制成，用户不能 修改。可靠性高。
存储元：二极管
双极型晶体管 MOS管
工作原理：
管子的基极连选择线，该管 导通，反向后输出为“1”，反之 输出为“0”。
– 掩摸式只读存储器：数据在芯片制造过程中就确定 优 点:可靠性和集成度高，价格便宜
– 缺 点:不能重写
第三章存储系统
2.PROM
特点:用户可自行改变产品中 某些存储元，用户可编程一次。
熔丝型PROM 多发射极管 基极连选择线 编程写入时，熔丝烧断
输出为“1”，不断为“0”。 优 点:可以根据用户需要编程 缺 点:只能一次性改写
第三章存储系统
3. EPROM (多次性编程 )
4.2
第三章存储系统
行时钟 列时钟 写时钟
数据输入
寄存器 DIN
I/O
缓存器
数据输出
驱动 DOUT
• 单管存储元电路和四管存储元电路管存储元电路 外围电路比较简单，
管子多，占用的芯片面积大
•
刷新时不需要另加外部逻辑
• 单管存储元电路 元件数量少，集成度高
需要有高鉴别能力的读出放 大器配合工作，外围电路比 较复杂。
第三章存储系统
随机读写存储器——动态MOS存储
器
• 动态存储器的操作
– 写入操作 – 读出操作 – 刷新操作
第三章存储系统
• 动态RAM的存储元件依靠电容上的电荷表 示存储的数据信息，而电容的绝缘电阻 不可能无限大，因此漏电不可避免。
• 每隔一定的时间就对存储体中全部的存 储电进行充电，以补充所消失的电荷， 维持原存信息不变，这个过程称为“刷 新”。
• 显然，只要定时给全部存储元电路执行 一边读操作，而信息不向外输出，那么 就可实现信息再生或刷新。
第三章存储系统
(3) 动态 RAM 时序
4.2
行、列地址分开传送
读时序
写时序
行地址 RAS 有效
行地址 RAS 有效
写允许 WE 有效(高) 写允许 WE 有效(低)
列地址 CAS 有效
数据 DIN 有效
数据 DOUT 有效
列地址 CAS 有效
第三章存储系统
• DRAM 的刷新 • 集中式刷新 • 分散式刷新 • 异步式刷新
第三章存储系统
• 集中式刷新
• 在整个的2MS的时间内集中对每一 行进行刷新，刷新时读/写操作停止。每 行的刷新一般与一次的读/写周期相等。
012
3870 3871 3872 3873
(1) N型沟道浮动栅 MOS 电路
SiO2 S
G D 浮动栅 D
___
G
+++++
N+
P基片
N+
S
G 栅极 S源 D漏