状态机实现序列检测器

EDA专用周实验报告

课题名称：用状态机实现序列检测器班级：通信技术09—1 姓名：

指导老师：

日期： 2011.2.21—3.5

目录

一、实验目的 (3)

二、实验内容 (3)

三、实验原理 (3)

四、实验步骤 (4)

五、实验程序及现象 (5)

六、实训总结 (16)

七、参考资料 (19)

一、实验目的

掌握利用有限状态机实现一般时序逻辑分析的方法，了解一般状态机的设计与应用。

二、实验内容

设计一序列检测器并在SmartSOPC实验箱上进行硬件测试。利用Quartus ||软件进行设计、仿真验证，最后进行引脚锁定并完成硬件测试。用KEY5控制复位，KEY6控制状态机的时钟，KEY1~KEY4控制输入待检预置数和检测预置数（检测密码），并在数码管1\2和4\5上显示。

三、实验原理

（1）序列检测器可用于检测由二进制码组成的脉冲序列信号。当序列检测器连续收到一组串行二进制码后，如果这组序列码与检测器中预先设置的序列码相同，则输出1，否则输出0.这种检测的关键是必须收到连续的正确码，所以要求检测器必须对前一次接受到的序列码做记忆分析，直到在连续检测中所收到的每一位二进制码都与预置序列码对应相同。在检测过程中，只要有一位不相等都将回到初始状态重新开始检测。不考虑重叠的可能。

（2）为了配合硬件测试，本实验提供了一个测试模块（schk_test）,该模块主要产生序列检测器所需的时钟、复位、串行输入序列码及预置数等信号。

对莫模块的各端口说明如下：

Clock 系统时钟输入（48MHz）

key[5..0] 按键输入

disp[3..0] 序列检测器检测结果输入（显示于数码管8）

sda 串行序列码输出

clkout 序列检测器状态机时钟输出

rstout 序列检测器复位信号输出

dat[7..0] 检测预置数输出

led7..0] LED输出

seg[7..0] 数码管段输出

dig[7..0] 数码管位输出

四、实验步骤

（1）启动Quartus||建立一个空白工程，然后命名为schk_top.qpf。（2）新建VerilogHDL源程序文件schk_v，输入程序代码并保存，进行综合编译。若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

（3）将光盘中的EDA_Component目录下的schk_test.bsf,schk_test.v 拷贝到工程目录。（原理图形式需此步骤）

（4）新建图形设计文件命名为schk_top.bdf并保存，其模块原理图如下：

（5）选择目标器件并对相应的引脚进行定义锁定，在这里所选择的器件为EPIC6Q240C8芯片，将未使用的引脚设置为三态输入。（6）将schk_top.bdf设置为顶层实体，对该工程进行全程编译处理，若在编译过程中发现错误，则找出错误并更正错误，直至编译成功为止。

（7）硬件连接、下载程序。

五、实验程序

（一）原理图形式的实验参考程序如下：

模块1为：

module schk(sda,clk,rst,dat,disp); //序列检测器模块

input sda; //串行序列码输入

input clk; //时钟信号输入

input rst; //复位信号输入

input [7:0] dat; //输入待检测预置数

output [3:0] disp; //检测结果输出

reg [3:0] disp_r; //检测结果输出寄存器

reg [3:0] state; //状态机寄存器

parameter s0=4'd0,s1=4'd1, //状态机参数

s2=4'd2,s3=4'd3,

s4=4'd4,s5=4'd5,

s6=4'd6,s7=4'd7,

s8=4'd8;

assign disp=disp_r; //输出检测结果

always @(posedge clk or negedge rst)

begin

if(~rst)

state<=s0; //复位

else

begin

case(state)

s0:if(sda==dat[7])state<=s1;else state<=s0; //状态s0

s1:if(sda==dat[6])state<=s2;else state<=s0; //状态s1

s2:if(sda==dat[5])state<=s3;else state<=s0; //状态s2

s3:if(sda==dat[4])state<=s4;else state<=s0; //状态s3

s4:if(sda==dat[3])state<=s5;else state<=s0; //状态s4

s5:if(sda==dat[2])state<=s6;else state<=s0; //状态s5

s6:if(sda==dat[1])state<=s7;else state<=s0; //状态s6

s7:if(sda==dat[0])state<=s8;else state<=s0; //状态s7

default:state<=s0;

endcase

end

end

always @(state)

begin

if(state==s8)

disp_r<=4'hf; //序列码检测正确，输出“F”

else

disp_r<=4'h0; //序列码检测错误，输出“0”end

endmodule

模块2为：

module schk_test(clock,key,sda,clkout,rstout,dat,disp,led,seg,dig);

//外接I/O口

input clock; //系统时钟

input[5:0]key; //按键输入

output[7:0]led; //输出接LED

output[7:0]seg; //输出接数码管段码output[7:0]dig; //输出接数码管位码

//序列码检测模块I/O口

output sda; //串行序列码输出