EDA实验六-用状态图输入法实现序列检测器
EDA实验报告四(状态机实现序列检测器的设计)
实验四：状态机实现序列检测器的设计一、实验目的1、了解和学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握状态机的工作和设计原理。
5、掌握用VHDL 实现状态机的方法6、利用状态机设计一个序列检测器二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码： LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;ENTITY fsm ISport(clk,x:IN STD_LOGIC;z:OUT STD_LOGIC);END fsm;ARCHITECTURE bhv OF fsm ISTYPE STATE IS(S0,S1,S2,S3);SIGNAL present_state:state;BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENCASE present_state ISWHEN S0=>IF x='1'THENpresent_state<=S1;ELSE present_state<=S0;END IF;WHEN S1=>IF x='0'THEN present_state<=S2;ELSE present_state<=S0;END IF;WHEN S2=>IF x='1'THEN present_state<=S3; ELSE present_state<=S0;END IF;WHEN S3=>IF x='1'THEN present_state<=S0; END IF;END CASE;END IF;END PROCESS;z<='1'WHEN present_state<=S3ELSE '0';END bhv;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
用状态机实现序列检测器实验报告
实验报告用状态机实现序列检测器实验一、实验目的1.用Verilog HDL描述有限状态机电路。
2.IPCORE的概念与设计。
二、实验内容1.应用有限状态机的设计思路，检测从FPGA片上ROM读出的串行数据是否是特定的数据。
2.每个人需要检测的数据是所用的电脑编号+200后转换的8位二进制数。
三、实验要求1.拟用按键、拨动开关实现系统的时钟，复位信号的输入。
2.一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”100101”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块）仍使用消抖模块，对由按键输入的时钟进行消抖处理。
3.读取的串行数据为rom中固化的一个宽度为1bit，深度为16bits的数据。
四、设计思路软件的设计框图如下,该实验可以分为几个模块，rom数据读出模块，串行检测模块，数码管显示模块,顶层模块。
输入的clk为按键消抖后输出的数据，按下一次检测一次，在时钟的上升沿读出数据，时钟的下降沿检测数据，串行模块输出的4bits的数据，直接送给数码管译码模块，译码输出。
五、设计原理1.ROM IP核的生成首先在ISE自己的工程中新建一个块内存，Block Memory Generator，配置深度为16，宽度为1bit，选择生成的类型为单端ROM，然后选择一个已经编写好的memory初始化文件。
Memory初始化文件，编写coe文件：这里我要写入的是226，所以二进制是11100010，写入的内容如下，：memory_initialization_radix=10;memory_initialization_vector=1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0;保存并选择载入。
2.读取rom中的数据根据时钟上升沿读取数据，所以可以写出rom读的代码，代码如下：module read_rom(clk,da,rst);input clk;input rst;output da;reg[3:0] counter;always@(posedge clk or posedge rst) beginif(rst)counter<=1'b0;else counter<=counter+1'b1;enddata_rom u1(.clka(clk), // input clka.addra(counter), // input [3 : 0] addra.douta(da) // output [0 : 0] douta);编写仿真激励文件，得到如下波形，分析可以知道，时钟上升沿数据被读取，读取的数据与我们在配置文件中写入的相同。
EDA实验报告——序列检测器
七、状态图输入法实现序列检测器1、基本知识点序列检测器原理。
状态图输入法。
2、实验设备（1）PC机一台。
（2）DDA系列数字系统实验平台。
（3）QuartusⅡ配套软件。
3、实验概述序列检测器序列检测器是用于从二进制码流中检测出一组特定序列信号的时序电路。
接收的序列号与检测器预设值比较，相同则输出为1，否则输出为0.4、实验内容及步骤用状态图输入法实现序列检测器。
1，新建工程，工程文件夹名称为exp_detect3，工程名称和顶层实体名称均为exp_detect3，选择目标器件为EPF10K20TI144-4.2，状态图输入：选择菜单File——New——State Machine File命令，打开State Machine Editor窗口，选择Tools——State MachineWizard命令，弹出如下状态机创建向导对话框：点击OK，进入下一个页面，如下所示：在上图中选择复位Reset信号为异步，高电平有效，输出端午寄存器，点击Next，进入下图：在四个选框里分别如上图填入名称和控制信号。
进入下一个页面：如上设置后，进入下一个页面，点击finish，完成。
关闭状态机向导，生成所需的状态机，做适当调整，如下图所示：3，保存该设计文件为exp_detect3.smf，并添加到工程文件夹。
4，选择菜单Tools——Generate HDL File命令，打开对话框，选择VHDL，点击OK，分析成功后则自动生成exp_detect3.vhd。
代码如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY exp_detect3 ISPORT (clock : IN STD_LOGIC;reset : IN STD_LOGIC := '0';din : IN STD_LOGIC := '0';z : OUT STD_LOGIC);END exp_detect3;ARCHITECTURE BEHAVIOR OF exp_detect3 ISTYPE type_fstate IS (s0,s1,s2,s3,s4,s5,s6);SIGNAL fstate : type_fstate;SIGNAL reg_fstate : type_fstate;BEGINPROCESS (clock,reset,reg_fstate)BEGINIF (reset='1') THENfstate <= s0;ELSIF (clock='1' AND clock'event) THENfstate <= reg_fstate;END IF;END PROCESS;PROCESS (fstate,din)BEGINz <= '0';CASE fstate ISWHEN s0 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s0;END IF;WHEN s1 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s1;END IF;WHEN s2 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s2;END IF;WHEN s3 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s4;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s3;END IF;WHEN s4 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s5;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s4;END IF;WHEN s5 =>IF ((din = '1')) THENreg_fstate <= s6;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s5;END IF;WHEN s6 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s6;END IF;IF (NOT((din = '1'))) THENz <= '1';-- Inserting 'else' block to prevent latch inferenceELSEz <= '0';END IF;WHEN OTHERS =>z <= 'X';report "Reach undefined state";END CASE;END PROCESS;END BEHAVIOR;5，对代码进行编译。
EDA序列检测器实验报告
《实验七序列检测器实验》实验报告杨丽斌计科二班学号：20080810218一、实验内容及相关描述：设计一个1110010 序列检测器，即检测器连续收到一组串行码“1110010”后，输出检测标志1，否则输出0。
代码序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，001 序列检测器的原理图如下：CPX 0 1 0 0 1 0 1 0 1 1 0 1Y 0 0 0 0 1 0 0 0 0 0 0 0二、设计思路：本实验依然采用模块化的设计方法，用VHDL语言设计每一个模块，在顶层图上用图形化模式调用相应模块，组成相关的功能总共用到的模块有：1、分频器：将时钟信号进行十分频2、串行并出序列检测器3、串行并行并出序列检测器4、时钟信号扫描端口：用于扫描时钟信号，并根据信号使能相应的数码管5、数码管驱动模块：用于选择数码管6、其他小模块三、相关主要子模块的设计：1、分频器（clk_div）：将时钟信号进行十分频:（1）、VHDL语言（2）、波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns2、串行并出序列检测器：用时序电路设计方法，先做出其状态转移表，再根据状态转移表编写VHDL程序（1）、状态转移表：（2）VHDL语言程序：功能说明：根据所画的状态转移表，编写状态转移的VHDL语言，当输入的串行序列为：1110010时。
在时钟上升沿，输出Q变为1，并行输出的序列sequence为串行序列的并行输出（3）、波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns3、并入置数的序列检测器：设计说明;该序列检测器使用的是比较器的原理，（1）VHDL语言：功能描述：该序列检测器使用的是比较器的原理，在使能端en有效时，当输入序列为1110010时，输出Q=1，其他情况下Q=0（2）波形仿真图波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns4、时钟信号扫描模块：（1）VHDL语言：功能描述：用高频时钟信号作为扫描信号，将时钟信号通过计数器计数之后，以7个信号作为一次循环，从而将信号每次一位din扫描到数码管上（2）、波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns5、数码管驱动模块用于将时钟信号计数，从而选择驱动相应的数码管（1）VHDL语言：功能说明：通过设置7个状态，以时钟信号为标记，时钟信号到来时在每一个状态，选择驱动相应的数码管（2）波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns7、其他小模块：（1）、序列寄存器功能说明：在串行比较时将序列用用寄存器存储，并通过时钟信号的驱动依次输出波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns（2）、串行、并行检测器选择模块：VHDL语言：波形仿真：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns四、顶层图：1、顶层图电路设计：功能描述及主要管脚说明：重要的管脚输入：din[6..0]:并行输入数据的序列比较En：串行输入数据Clk：数据输入时钟信号（低频）Clk2：扫描时钟信号（高频）Cho：串行、并行选择（0为串行，1为并行）输出：A-G：数码管管脚S[6..0]:连接相应数码管Q：序列检测结果（1为检测到序列1110010，0为没有检测到）2、波形仿真（注：由于时间端总长过小，仿真时会将分频模块先去掉以便能很好的观察到仿真结果，在器件测试时再加上分频模块）：波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns五、实验总结：这次实验的设计、以及相应的编写VHDL语言有以前做计算器的经验，很多模块还是很相似的，因此编写VHDL语言及相关的模块设计除了花了一点时间、并没有遇到多大的阻碍，但是在器件验证过程中却出现了一些问题：主要是高低频时钟信号选择的问题，在这个问题上花了比较多的时间。
EDA实验报告 计数器及序列检测器
EDA实验报告通信工程二班李桐20100820212实验目的：1.计数器的原理及应用。
2.混合模式的工程设计法的应用。
3.数码管扫描电路的应用。
4.序列检测器原理。
5.Mealy型与Moore型状态机原理。
6.状态图输入法。
实验原理：1.计数器是一种常用的可统计时钟脉冲个数的时序逻辑器件。
计数器中的“数”是触发器的状态组合，即编码。
计数器循环一次所包含的状态总数就称作模。
本次试验采用VHDL语言直接构建一个202进制计数器。
2.状态机是由一组状态、一个初始状态、输入输出和状态转换函数组成的时序电路。
状态机主要用来控制电路的状态转移，针对不同类型的状态机，输出可以由现态确定，也可以由现态及次态共同确定。
按状态机的信号输出方式分类，可分为Mealy型状态机和Moore型状态机。
Mealy型状态机，次态和输出均取决于现态和当前输入；Moore型状态机，下一状取决于当前状态和当前输入，但其输出仅取决于当前状态。
序列检测器是用于从二进制码流中检测出一组特定序列信号的时序电路。
接受的序列信号与检测器预设值变焦，相同则输出为1，否则输出为 0。
实验具体步骤：1.202进制加法计数器(1).VHDL结构式描述顶层(调用了202进制加法计数器与七段译码器)library ieee;use ieee.std_logic_1164.all;entity cnt212_7seg isport( clk,clrn,en,scan_clk:in std_logic;cout:out std_logic;seg7:out std_logic_vector(6 downto 0);wei:out std_logic_vector(2 downto 0));end cnt212_7seg;architecture arch of cnt212_7seg iscomponent cnt212 isport( clk,clrn,En:in std_logic;cout:out std_logic;b,s,g:out std_logic_vector(3 downto 0));end component;component scan_led3_vhd isport(scan_clk,cnt_aclr:in std_logic;datab,datas,datag:in std_logic_vector(3 downto 0);seg7:out std_logic_vector(6 downto 0);wei:out std_logic_vector(2 downto 0));end component;signal wdatab,wdatas,wdatag:std_logic_vector(3 downto 0);begincnt_212:cnt212 port map(clk,clrn,En,cout,wdatab,wdatas,wdatag);scan_led3:scan_led3_vhd port map(scan_clk,(not clrn),wdatab,wdatas,wdatag,seg7,wei); end arch;(2).VHDL语言描述学号计数器（调用了10进制加法计数器）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity cnt212 isport( clk,clrn,En:in std_logic;cout:out std_logic;b,s,g:out std_logic_vector(3 downto 0));end cnt212;architecture arch of cnt212 iscomponent exp_cnt10 isport(clk,clrn,En:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end component;component dffport(d,clk,clrn:in std_logic;q:out std_logic);end component;signal couts,coutg,coutb,q1,q2,lkaclr:std_logic;signal regb,regs,regg:std_logic_vector(3 downto 0);begincntg:exp_cnt10 port map(clk,(clrn and lkaclr),En,regg,coutg);dff1:dff port map(coutg,clk,clrn,q1); --利用D触发器实现进位cnts:exp_cnt10 port map(q1,(clrn and lkaclr),En,regs,couts);dff2:dff port map((couts and coutg),clk,clrn,q2); --利用D触发器实现进位cntb:exp_cnt10 port map(q2,(clrn and lkaclr),En,regb,coutb);lkaclr<= '0' when ( regb=x"2" and regs=x"1" and regg=x"2") else --在此实现清零'1' ;cout<= '1' when ( regb=x"2" and regs=x"1" and regg=x"1") else --在此使进位为'1''0';b<=regb;s<=regs;g<=regg;end arch;(3).VHDL语言描述10进制加法计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity exp_cnt10 isport(clk,clrn,En:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end exp_cnt10;architecture arch of exp_cnt10 issignal cqi:std_logic_vector(3 downto 0);beginprocess(En,clk,clrn,cqi)beginif clrn='0' thencqi<="0000";elsif clk'event and clk='1' thenif En='1' thenif cqi<9 thencqi<=cqi+1;elsecqi<="0000";end if;end if;end if;if cqi=9 thencout<='1';elsecout<='0';end if;cq<=cqi;end process;end arch;(4).VHDL语言描述七段译码器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan_led3_vhd isport(scan_clk,cnt_aclr:in std_logic;datab,datas,datag:in std_logic_vector(3 downto 0);seg7:out std_logic_vector(6 downto 0);wei:out std_logic_vector(2 downto 0));end scan_led3_vhd;architecture rtl of scan_led3_vhd issignal seg_wire:std_logic_vector(3 downto 0);signal wei_wire:std_logic_vector(2 downto 0);type st is (k_L,k_R,ad_L);signal st_nxt:st;beginscan_st:process(scan_clk,cnt_aclr,st_nxt)beginif cnt_aclr='1' thenst_nxt<=k_L;elsif(scan_clk'event and scan_clk='1') thencase st_nxt iswhen k_L=> st_nxt<=k_R;when k_R=> st_nxt<=ad_L;when ad_L=> st_nxt<=k_L;end case;end if;end process;scan_o:process(st_nxt,datab,datas,datag)begincase st_nxt iswhen k_L=>seg_wire<=datab;wei_wire<="100";when k_R=>seg_wire<=datas;wei_wire<="010";when ad_L=>seg_wire<=datag;wei_wire<="001";end case;end process;seg7<="1111110" when seg_wire=x"0" else"0110000" when seg_wire=x"1" else"1101101" when seg_wire=x"2" else"1111001" when seg_wire=x"3" else"0110011" when seg_wire=x"4" else"1011011" when seg_wire=x"5" else"1011111" when seg_wire=x"6" else"1110000" when seg_wire=x"7" else"1111111" when seg_wire=x"8" else"1111011" when seg_wire=x"9" else"1110111" when seg_wire=x"a" else"0011111" when seg_wire=x"b" else"0001101" when seg_wire=x"c" else"0111101" when seg_wire=x"d" else"1001111" when seg_wire=x"e" else"1000111" when seg_wire=x"f" else"0000000" ;wei<=wei_wire;end rtl;(5).顶层RTL电路(6).202进制加法计数器RTL电路(7).顶层功能仿真波形图(8).202进制加法计数器功能仿真波形图如图所示成功实现了202进制(9).管脚分配及下载验证2.序列检测器(1).1110010序列检测器的VHDL设计状态转换表现态输入0时次态/输出输入1时次态/输出S0 S0/0 S1/0S1 S0/0 S2/0S2 S0/0 S3/0S3 S4/0 S3/0S4 S5/0 S1/0S5 S0/0 S6/0S6 S0/1 S2/0(2).用状态图输入法实现序列检测器选择复位reset信号为异步，高电平有效，输出端无寄存器。
实验三_用状态机实现序列检测器的设计
实验三_用状态机实现序列检测器的设计引言：序列检测器是一类常用的电子设计电路，它在接收到特定的输入序列时，会产生特定的输出序列。
在许多应用场景中，如通信系统、数字信号处理和自动控制等领域，序列检测器都发挥着重要的作用。
本实验将利用状态机的概念，设计并实现一个简单的序列检测器。
一、序列检测器的设计原理序列检测器的设计原理基于状态机的思想。
状态机是一种抽象的计算模型，它由一组状态、一组输入和一组转移动作组成。
在序列检测器中，输入序列被连续地输入，状态也会根据输入进行不断变化。
当状态机检测到了预设的特定输入序列时，就会产生相应的输出序列。
二、序列检测器的设计步骤1.确定输入和输出序列：首先确定所需检测的输入序列和对应的输出序列，这将决定状态机的状态转移条件。
2.绘制状态转移图：根据输入和输出序列，绘制状态转移图，即用状态变量和状态转移条件表示状态转移关系。
3.设计状态机的状态转移表：根据状态转移图，将所有可能的状态转移关系整理为一个状态转移表。
4.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能。
三、设计实例在本实验中，我们以一个简单示例为例，演示序列检测器的设计流程。
假设输入序列为0101，当检测到该输入序列时，输出序列为011.确定输入和输出序列：输入序列为0101，输出序列为012.绘制状态转移图：根据输入和输出序列，绘制状态转移图如下：0/00，S0，1/1/1说明：状态S0表示未检测到特定输入序列，状态S1表示检测到特定输入序列。
3.设计状态机的状态转移表：根据状态转移图，得到状态转移表如下：输当前状态，0，1S0，S0，S1S1，S0，S14.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能，伪代码如下：if (当前状态 == S0)if (输入 == 0)当前状态=S0;输出=0;} else if (输入 == 1)当前状态=S1;输出=0;}} else if (当前状态 == S1)if (输入 == 0)当前状态=S0;输出=1;} else if (输入 == 1)当前状态=S1;输出=1;}}四、实验总结本实验利用状态机的思想，设计并实现了一个简单的序列检测器。
EDA设计实验_序列检测器-
实验题目：设计串行数据检测器实验说明：设计一个“1101”串行数据检测器。
使得但输出序列中出现“1001”时，结果中就输出1。
输入/输出如下所示：输入x：000 101 110 011 011 101 101 110 101输出z：000 000 000 010 010 000 001 000 000实验分析：初始状态设为s0，此时检测数据序列为“0000”，当再检测到一个0时，仍为s0，当检测到1时，进入下一个状态s1，此时序列为“0001”；当在状态s1检测到0时，进入到状态s2，此时序列为“0010”，当检测到1时，仍为s1；当在状态s2检测到0时，进入到状态s3，此时序列为“0100”，当检测到1时，进入s1；当在状态s3检测到0时，进入s0，当检测到1时，进入状态s4，此时序列为“1001”，结果输出为1；当在s4检测到0时，进入状态s2，当检测到1时，进入状态s1。
状态图如下：实验代码：module sjjcq10_3(x,z,clk,reset,state);input x,clk,reset;output z;output[2:0]state;reg[2:0]state;reg z;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4;always@(posedge clk)beginif(reset)begin state<=s0;z<=0;endelsecasex(state)s0: beginif(x==0) begin state<=s0;z<=0;endelse begin state<=s1;z<=0;endends1: beginif(x==0) begin state<=s2;z<=0;endelse begin state<=s1;z<=0;endends2:beginif(x==0) begin state<=s3;z<=0;endelse begin state<=s1;z<=0;endends3:beginif(x==0) begin state<=s0;z<=0;endelse begin state<=s4;z<=1;endends4:beginif(x==0) begin state<=s2;z<=0;endelse begin state<=s1;z<=0;endenddefault: state<=s0;endcaseendendmodule实验仿真波形：分析：每当到达状态四即s4，此时检测序列为“1101”，输出即为1.。
EDA实验报告实验三：序列信号发生器与检测器设计++++
Nb大学实验报告学生姓名：EDA教父学号：6100xxxx99 专业班级：通信实验类型：□验证□综合□设计□创新实验日期：2012-10-15 实验成绩：实验三序列信号发生器与检测器设计一、实验目的1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法；2、学习有限状态机法进行数字系统设计；3、学习使用原理图输入法进行设计二、设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1、先用原理图输入法设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来；2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则输出为“1”，否则输出为“0”；三、主要仪器设备1、微机1台2、QuartusII集成开发软件1套3、EDA实验装置1套四、实验原理1、序列信号发生器复位信号CLRN。
当CLRN=0时，使CNT=0000，当CLRN=1时，不影响程序运行，每来一个CLK脉冲CNT加一。
2、序列信号检测器状态转移图：五、实验步骤1、信号发生器1）建立工作库文件夹，输入设计项目VHDL代码，如下：L I B R A R Y I E E E;U S E I E E E.S T D_L O G I C_1164.A L L;U S E I E E E.S T D_L O G I C_A R I T H.A L L;U S E I E E E.S T D_L O G I C_U N S I G N E D.A L L;E N T I T Y X L S I G N A L16_1I SP O R T(C L K,C L R N:I N S T D_L O G I C;L E D:B U F F E R S T D_L O G I C_V E C T O R(5D O W N T O0);L E D O U T:O U T S T D_L O G I C_V E C T O R(5D O W N T O0);Z O U T:O U T S T D_L O G I C);E N D X L S I G N A L16_1;A R C H I T E C T U R E o n e O F X L S I G N A L16_1I SS I G N A L C N T:S T D_L O G I C_V E C T O R(3D O W N T O0);S I G N A L Z R E G:S T D_L O G I C;--S I G N A L C N T8:S T D_L O G I C_V E C T O R(2D O W N T O0);B E G I Np r o c e s s(c l K)b e g i nc a s e c n t i sW H E N"1000"=>L E D<="101001";W H E N"1001"=>L E D<="010011";W H E N"1010"=>L E D<="100110";W H E N"1011"=>L E D<="001101";W H E N"1100"=>L E D<="011011";W H E N"1101"=>L E D<="110110";W H E N"1110"=>L E D<="101101";W H E N"1111"=>L E D<="011010";W H E N"0000"=>L E D<="110100";W H E N"0001"=>L E D<="101001";W H E N"0010"=>L E D<="010011";W H E N"0011"=>L E D<="100111";W H E N"0100"=>L E D<="001110";W H E N"0101"=>L E D<="011101";W H E N"0110"=>L E D<="111010";W H E N"0111"=>L E D<="110100";W H E N O T H E R S=>L E D<=N U L L;E N D C A S E;E N D P R O C E S S;P R O C E S S(C L K,C L R N)B E G I NI F(C L R N='0')T H E N C N T<="0000";E L S EI F(C L K'E V E N T A N D C L K='1')T H E NC N T<=C N T+'1';E N D I F;E N D I F;E N D P R O C E S S;P R O C E S S(C N T)B E G I NW H E N"0000"=>Z R E G<='0';W H E N"0001"=>Z R E G<='1';W H E N"0010"=>Z R E G<='1';W H E N"0011"=>Z R E G<='1';W H E N"0100"=>Z R E G<='0';W H E N"0101"=>Z R E G<='1';W H E N"0110"=>Z R E G<='0';W H E N"0111"=>Z R E G<='0';W H E N"1000"=>Z R E G<='1';W H E N"1001"=>Z R E G<='1';W H E N"1010"=>Z R E G<='0';W H E N"1011"=>Z R E G<='1';W H E N"1100"=>Z R E G<='1';W H E N"1101"=>Z R E G<='0';W H E N"1110"=>Z R E G<='1';W H E N"1111"=>Z R E G<='0';W H E N O T H E R S=>Z R E G<='0';E N D C A S E;E N D P R O C E S S;Z O U T<=Z R E G;L E D O U T<=L E D;e n d o n e;2）对其进行波形仿真，如下图：2、信号检测器1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN, CLK, CLR : IN STD_LOGIC;ss : OUT STD_LOGIC_VECTOREND SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 5 ;SIGNAL D : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIND <= "11010" ;PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN = D(4) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(3) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;WHEN 2=> IF DIN = D(2) THEN Q <= 3 ; ELSE Q <= 2 ; END IF ;WHEN 3=> IF DIN = D(1) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;WHEN 4=> IF DIN = D(0) THEN Q <= 5 ; ELSE Q <= 2 ; END IF ;WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q )BEGINIF Q = 5 THEN ss <= "1" ;ELSE ss <= "0" ;END IF ;END PROCESS ;END behav ;3）将其转换成可调用元件如图：3.序列信号检测器顶层文件1）调用序列信号发生器和序列信号检测器元件，建立工作库文件夹，输入设计项目原理图如下图：2）对总体进行波形仿真，如下图：4．管脚邦定六、实验心得只能copy到这，后面的自己写吧！DSFKLSD;GKJLSJDFG;LKSD;LG。
实验三_用状态机实现序列检测器的设计
实验三_用状态机实现序列检测器的设计
一、实验目的
①了解序列检测器的基本原理；
②使用状态机模型设计序列检测器；
③理解状态机的工作原理，以及应用状态机设计逻辑电路的思想与方法。
二、实验原理
序列检测器，又称序列检测器或序列检测装置，是将输入的序列信号，与一个事先给定的序列模式进行比较，以判断输入信号是否与给定的模式
相匹配。
当输入信号与给定模式完全匹配时，则检测出一个正确的模式序列。
如果输入的信号不与模式相匹配，则认为出错，并给出错误信号。
序列检测器有很多的组成部分，包括输出寄存器，状态寄存器，比较
状态机，其中比较状态机是序列检测器最重要的组成部分。
它主要功能是：获取模式序列，比较模式和输入序列，并根据比较结果生成对应的输出信号。
具体来说，比较状态机包括：输入处理模块，状态比较模块，指令控
制模块和输出触发模块。
三、实验内容
1、设计一个比较状态机，用于检测并确定序列是否与给定的模式序
列相同。
2、使用VHDL绘制比较状态机的模型，并编写代码实现。
3、真实应用比较状态机，设计一个校验器，用于检测序列是否符合一定的校验规则。
EDA技术(机械)实验报告--序列计数器
实验报告（计算机类）一、实验目的1.了解VHD1语言编程方法，学会熟练运用quartus软件2.了解如何使用VHD1设计序列计数器二、内容与设计思想1.序列计数器是经常出现在通信协议编码器电路中的器件，其基本功能是对一个8bit宽的二进制中出现的连续为O的个数进行统计2.在单个时钟脉冲时间内，完成对一个8bit宽的二进制中出现的连续为O的个数进行统计,且要求只能有一串连O出现，即8bit中O是相邻的。
此时认为输出有效，并且输出连O的个数；否则认为无效，并且连O计数器清零，同时输出错误指示信号。
这里规定全1的序列为有效序列，其连O个数为O个。
三、使用环境winXP或Win7Quartusii编程环境四、核心代码及调试过程------ 序列计数器 ------------------------------------------------------------ Z erOI模块----------------------------------------------Iibraryieee;useieee.std_Iogic_1164.aII;useieee.std_Iogic_unsigned.a11;entityzero1isport（d:inStC11OgiJVeGtOr（7downto0）;cIk,cIr:instd_1ogic;ge:outstd_Iogic_vector(3downtoO);aIm:outstd_1ogic)；endzero1;architectureze_arcofzero1isbeginprocess(cIk,cIr)variabIes:std_Iogic_vector(6downtoO);variabIesd,ss:std_Iogic_vector(3downtoO);begin ifcIr='O'thena1m<=,O';eIsifcIk,eventandcIk='1,thens(O):=d(O)xord(1);ifs(O)=,Γthenss:=ss+1;endif;s(1):=d(1)xord⑵;ifs(1)=,Γthenss:=ss+1;endif;s⑵：二d(2)xord⑶；ifs(2)=,Γthenss:=ss+1;endif;s⑶：二d(3)xord(4);ifs(3)=,Γthenss:=ss+1;endif;s(4):二d(4)xord⑸；ifs(4)=,1,thenss:=ss+1;endif;s⑸：二d(5)xord(6);ifs(5)=,Γthenss:=ss+1;endif;s(6):=d(6)xord⑺；ifs(6)=,Γthenss:=ss+1;endif;ifd(O)=,Γthensd:=sd+1;endif;ifd(1)=,Γthensd:=sd+1;endif;ifd(2)=,Γthensd:=sd+1;endif;ifd(3)=,Γthensd:=sd+1;endif;ifd(4)=,Γthensd:=sd+1;endif;ifd(5)=,Γthensd:=sd+1;endif;ifd(6)=,Γthensd:=sd+1;endif;ifd(7)=,Γthensd:=sd+1;endif;ifd(0)=,0,thenifss>1thena1m<=,Γ;ge<=',0000";eIsege<=8-sd;endif;endif;endif;sd:="0000”;SSuooo0”；endprocess;endze_arc;disp模块Iibraryieee;useieee.std_Iogic_1164.aII;entitydispisport(d:instd_Iogic_vector(3downto0);q:outstd_Iogic_vector(6downto0));enddisp;architecturedisp_arcofdispisbeginprocess(d)begincasediswhen,,0000,,=>q<=,,011111Γ,when“0001”二>qU00001Wwhen,,0010,,=>q<=,,101101Γ,when-001Γ,=>q<=,,100111Γ,when“010(r=>q<="110O11(Fwhen-010Γ,=>q<=,,110110Γ,when-0110',=>q<=,>111110Γ,when-011Γ,=>q<=,,010011Γ,when,,1000,,=>q<=,,110111Γ,whenothers=>q<=,,110111Γ,endcase;endprocess;enddisp_arc;序列计数器总体框图;五、总结六、附录（仿真结果）"3|区』3%㉓I。
EDA测试序列检测器
EDA实验报告实验目的：设计一个含数码管显示的七位二进制序列发生器。
实验内容：1.原理说明：多位数码显示电路由显示字符的段选线和选通数码管的位选线控制。
各位数码管共用8位段选线的电路结构使得同一时刻选通的各位数码管显示相同字符。
通过采用动态扫描显示方式，利用人眼视觉暂留效应及数码管余辉特性，可以“同时”显示出多位数码管的字符。
2.工程结构框架：移位寄存器(序列发生器)→7SEG译码器→控制a b c d e f g 七段实验流程：1设计移位寄存器2设计7SEG译码器3完成顶层电路图连接,构成完整序列发生器4完成仿真，下载测试实验具体步骤：1、设计移位寄存器（序列发生器）序列发生器是产生一组0、1二进制码按特定顺序排列的串行信号的仪器。
利用移位寄存器设计一个七位二进制序列发生器。
创建工程文件：单击界面左上角的file，执行file--->New Project Wizard 命令，打开工程导向，在第一页中分别输入新建工程所在路径，工程名称和顶层实体名称（同名）器件选择：如上图，在Family中选择MAXII，如需修改可以选择菜单Assignments->Device命令，弹出Device设置对话框修改Device family和A vailable devices选项。
创建设计文件：利用lpm定制移位寄存器，在对话框左侧列表中选择Installed Plug-Ins—>Storage —>lpm_shiftreg项在参数设置中，设置移位方向为左移，数据并入并出端和串入串出端，异步清零。
定制完成后生成的VHDL程序：-- megafunction wizard: %LPM_SHIFTREG%-- GENERA TION: STANDARD-- VERSION: WM1.0-- MODULE: lpm_shiftreg-- ============================================================ -- File Name: xulie.vhd-- Megafunction Name(s):-- lpm_shiftreg---- Simulation Library Files(s):-- lpm-- ============================================================ -- ************************************************************-- THIS IS A WIZARD-GENERA TED FILE. DO NOT EDIT THIS FILE!---- 9.0 Build 184 04/29/2009 SP 1 SJ Web Edition-- ************************************************************--Copyright (C) 1991-2009 Altera Corporation--Y our use of Altera Corporation's design tools, logic functions--and other software and tools, and its AMPP partner logic--functions, and any output files from any of the foregoing--(including device programming or simulation files), and any--associated documentation or information are expressly subject--to the terms and conditions of the Altera Program License--Subscription Agreement, Altera MegaCore Function License--Agreement, or other applicable license agreement, including,--without limitation, that your use is for the sole purpose of--programming logic devices manufactured by Altera and sold by--Altera or its authorized distributors. Please refer to the--applicable agreement for further details.LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY xulie ISPORT(aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;data : IN STD_LOGIC_VECTOR (6 DOWNTO 0);load : IN STD_LOGIC ;shiftin : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (6 DOWNTO 0);shiftout : OUT STD_LOGIC);END xulie;ARCHITECTURE SYN OF xulie ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (6 DOWNTO 0);SIGNAL sub_wire1 : STD_LOGIC ;COMPONENT lpm_shiftregGENERIC (lpm_direction : STRING;lpm_type : STRING;lpm_width : NA TURAL);PORT (load : IN STD_LOGIC ;aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (6 DOWNTO 0);data : IN STD_LOGIC_VECTOR (6 DOWNTO 0);shiftout : OUT STD_LOGIC ;shiftin : IN STD_LOGIC);END COMPONENT;BEGINq <= sub_wire0(6 DOWNTO 0);shiftout <= sub_wire1;lpm_shiftreg_component : lpm_shiftregGENERIC MAP (lpm_direction => "RIGHT",lpm_type => "LPM_SHIFTREG",lpm_width => 7)PORT MAP (load => load,aclr => aclr,clock => clock,data => data,shiftin => shiftin,q => sub_wire0,shiftout => sub_wire1);END SYN;-- ============================================================ -- CNX file retrieval info-- ============================================================ -- Retrieval info: PRIV A TE: ACLR NUMERIC "1"-- Retrieval info: PRIV A TE: ALOAD NUMERIC "0"-- Retrieval info: PRIV A TE: ASET NUMERIC "0"-- Retrieval info: PRIV A TE: ASET_ALL1 NUMERIC "1"-- Retrieval info: PRIV A TE: CLK_EN NUMERIC "0"-- Retrieval info: PRIV A TE: INTENDED_DEVICE_FAMILY STRING "FLEX10K" -- Retrieval info: PRIV A TE: LeftShift NUMERIC "0"-- Retrieval info: PRIV A TE: ParallelDataInput NUMERIC "1"-- Retrieval info: PRIV A TE: Q_OUT NUMERIC "1"-- Retrieval info: PRIV A TE: SCLR NUMERIC "0"-- Retrieval info: PRIV A TE: SLOAD NUMERIC "1"-- Retrieval info: PRIV A TE: SSET NUMERIC "0"-- Retrieval info: PRIV A TE: SSET_ALL1 NUMERIC "1"-- Retrieval info: PRIV A TE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"-- Retrieval info: PRIV A TE: SerialShiftInput NUMERIC "1"-- Retrieval info: PRIV A TE: SerialShiftOutput NUMERIC "1"-- Retrieval info: PRIV A TE: nBit NUMERIC "7"-- Retrieval info: CONSTANT: LPM_DIRECTION STRING "RIGHT"-- Retrieval info: CONSTANT: LPM_TYPE STRING "LPM_SHIFTREG"-- Retrieval info: CONSTANT: LPM_WIDTH NUMERIC "7"-- Retrieval info: USED_PORT: aclr 0 0 0 0 INPUT NODEFV AL aclr-- Retrieval info: USED_PORT: clock 0 0 0 0 INPUT NODEFV AL clock-- Retrieval info: USED_PORT: data 0 0 7 0 INPUT NODEFV AL data[6..0]-- Retrieval info: USED_PORT: load 0 0 0 0 INPUT NODEFV AL load-- Retrieval info: USED_PORT: q 0 0 7 0 OUTPUT NODEFV AL q[6..0]-- Retrieval info: USED_PORT: shiftin 0 0 0 0 INPUT NODEFV AL shiftin-- Retrieval info: USED_PORT: shiftout 0 0 0 0 OUTPUT NODEFV AL shiftout -- Retrieval info: CONNECT: @clock 0 0 0 0 clock 0 0 0 0-- Retrieval info: CONNECT: q 0 0 7 0 @q 0 0 7 0-- Retrieval info: CONNECT: @shiftin 0 0 0 0 shiftin 0 0 0 0-- Retrieval info: CONNECT: shiftout 0 0 0 0 @shiftout 0 0 0 0-- Retrieval info: CONNECT: @load 0 0 0 0 load 0 0 0 0-- Retrieval info: CONNECT: @aclr 0 0 0 0 aclr 0 0 0 0-- Retrieval info: CONNECT: @data 0 0 7 0 data 0 0 7 0-- Retrieval info: LIBRARY: lpm lpm.lpm_components.all-- Retrieval info: GEN_FILE: TYPE_NORMAL xulie.vhd TRUE-- Retrieval info: GEN_FILE: TYPE_NORMAL xulie.inc FALSE-- Retrieval info: GEN_FILE: TYPE_NORMAL xulie.cmp TRUE-- Retrieval info: GEN_FILE: TYPE_NORMAL xulie.bsf TRUE-- Retrieval info: GEN_FILE: TYPE_NORMAL xulie_inst.vhd FALSE-- Retrieval info: LIB_FILE: lpm2、设计7SEG译码器7seg译码器VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity seg_7 isport(scan_clk,cnt_aclr:in std_logic;z0,z1,z2,z3,z4,z5,z6:in std_logic;seg7:out std_logic_vector(6 downto 0);wei:out std_logic_vector(6 downto 0));end seg_7;architecture rtl of seg_7 issignal seg_wire:std_logic;signal wei_wire:std_logic_vector(6 downto 0);type st is (k_0,k_1,k_2,k_3,k_4,k_5,k_6);signal st_nxt:st;beginscan_st:process(scan_clk,cnt_aclr,st_nxt)beginif cnt_aclr='1' thenst_nxt<=k_0;elsif(scan_clk'event and scan_clk='1') thencase st_nxt iswhen k_0=> st_nxt<=k_1;when k_1=> st_nxt<=k_2;when k_2=> st_nxt<=k_3;when k_3=> st_nxt<=k_4;when k_4=> st_nxt<=k_5;when k_5=> st_nxt<=k_6;when k_6=> st_nxt<=k_0;end case;end if;end process;scan_o:process(st_nxt,z0,z1,z2,z3,z4,z5,z6) begincase st_nxt iswhen k_0=>seg_wire<=z0;wei_wire<="0000001";when k_1=>seg_wire<=z1;wei_wire<="0000010";when k_2=>seg_wire<=z2;wei_wire<="0000100";when k_3=>seg_wire<=z3;wei_wire<="0001000";when k_4=>seg_wire<=z4;wei_wire<="0010000";when k_5=>seg_wire<=z5;wei_wire<="0100000";when k_6=>seg_wire<=z6;wei_wire<="1000000";end case;end process;seg7<="1111110" when seg_wire='0' else"0110000" when seg_wire='1';wei<=wei_wire;end rtl; 、3、完成顶层电路图连接创建子模块的符号文件:在7SEG译码器VHDL程序文件中选择菜单File—>Create/update—>Create Symbol File for Current File命令并连接完成顶层电路图：各模块功能说明：设定发生序列，发生序列设为1010101；利用LPM定制的移位寄存器，完成序列发生功能，利用shiftout端发生内定序列1010101。
实验五用状态机实现序列检测器的设计
实验五用状态机实现序列检测器的设计序列检测器是一种可以根据输入序列的模式检测和识别特定序列的设备或系统。
在计算机科学和电子工程中，状态机常常被用来实现序列检测器。
状态机是一种抽象的数学模型，具有有限数量的状态和状态转换函数。
本实验将通过使用状态机来实现一个序列检测器。
在序列检测器的设计中，我们需要定义输入序列的模式，并根据这个模式来设计状态机。
在这个例子中，我们将设计一个简单的序列检测器，用来检测输入序列是否包含连续的3个1首先，我们需要定义状态。
在本实验中，我们定义两个状态：初始状态和检测状态。
初始状态是状态机的起始状态，它等待输入序列的开始。
检测状态表示状态机已经开始检测输入序列，并且可能已经识别到了一部分符合要求的序列。
然后，我们需要定义状态转换函数。
状态转换函数描述了状态机在不同状态下如何根据输入来转换到其他状态。
在本实验中，我们定义以下状态转换函数：1.当输入位为0时，状态机保持在当前状态；2.当输入位为1且当前状态为初始状态时，状态机转换到检测状态；3.当输入位为1且当前状态为检测状态时，状态机保持在检测状态。
最后，我们需要确定终止状态。
在本实验中，当状态机识别到连续的3个1时，我们将状态机置于终止状态，并输出一个信号表明已经检测到了整个序列。
通过以上步骤，我们已经定义了一个简单的序列检测器的状态机。
下面是一个简单的状态机实现的示例代码：```#define INITIAL_STATE 0#define DETECTION_STATE 1#define TERMINATE_STATE 2int state = INITIAL_STATE;int count = 0;void detect_sequence(int input)switch(state)case INITIAL_STATE:if (input == 1)state = DETECTION_STATE;count = 1;}break;case DETECTION_STATE:if (input == 1)count++;if (count == 3)state = TERMINATE_STATE;output_signal(;}} elsestate = INITIAL_STATE;count = 0;}break;case TERMINATE_STATE:// do nothingbreak;}void output_signa// output signal here```在上述代码中，我们使用一个整型变量`state`来表示状态，一个整型变量`count`来表示检测到的连续1的数量。
实验八用状态机实现序列检测器的设计
实验八用状态机实现序列检测器的设计
1、实验目的
本实验旨在通过状态机的设计实现一个序列检测器，该序列检测器可
以检测01序列中可编程的模式，并实现相应的响应动作。
2、实验原理
序列检测器是一种有限状态机，由一系列状态和一系列触发器组成，
可以检测特定的序列，并拥有一定的驱动和响应动作。
根据所检测的序列，检测器通过触发器设置能够自动的转换到特定的状态，触发器的设置可以
根据需要进行调整，从而实现不同的序列和不同的响应动作。
3、实验内容
（1）状态机的设计
状态机的设计分为状态图设计和状态表设计两部分，在状态图设计中，绘制出起始状态、可能的转移状态以及相应的触发器， shown by figure 1 below . 再根据实验的要求，结合状态图和状态表，确定每一个触发器
的对应的转移状态以及响应动作， shown by table 1 below .
（2）用VHDL编程实现状态机
在VHDL中，可以实现上面的状态机，用自定义的类型定义状态、触
发器、响应动作以及转移条件，将状态图转换成可执行的VHDL代码，shown by listing 1 below .
（3）VHDL代码的仿真
在仿真中，可以根据状态图测试序列检测器的功能，确保能够检测出正确的模式，并实现预期的响应动作， shown by figure 2 below.
4、实验结果。
实验五用状态机实现序列检测器的设计
实验五用状态机实现序列检测器的设计
一、背景简介
序列检测器是用来检测输入字符串中是否存在特定序列的字符串检测器。
在现代的工业控制中，序列检测器的应用十分广泛，例如机器操作指令的检测，机器人的动作序列检测，机械手的加工步骤检测等等，它们可以用在几乎所有的自动控制系统中，既提高了系统的可靠性，又提高了系统的运行效率。
二、状态机实现序列检测器
1）概念介绍
状态机是一种形式语言，它用于模拟系统的状态和行为，并用来表示系统的变化，可以用于描述和分析控制系统的性能。
根据状态机的不同表示形式，可以分为状态转换表，状态转移图，状态转移矩阵，状态表和状态图。
采用状态机实现序列检测器，首先需要建立一个状态机图，状态机图需要有起点和终点，以及从一个状态到另一个状态的转移规则。
根据输入的字符串，每次转移到下一个状态，直到终止状态，如果在该过程中没有终止状态，或终止状态不是指定的终止状态，则检测字符串不包含特定的序列字符。
2）具体实现。
实验6 序列检测器(2010)
五 常见问题
1.芯片使用前不进行功能好坏的检测。 1.芯片使用前不进行功能好坏的检测。 芯片使用前不进行功能好坏的检测 2.电源连接不正确，接地点接到-5V上或接到模拟电子实验箱 2.电源连接不正确，接地点接到-5V上或接到模拟电子实验箱 电源连接不正确 的电源上，非常危险，上电后芯片烧毁。 的电源上，非常危险，上电后芯片烧毁。 3.逻辑开关电平前的发光二极管不亮， 3.逻辑开关电平前的发光二极管不亮，检查进入数字实验箱 逻辑开关电平前的发光二极管不亮 的电源连接线是否断。 的电源连接线是否断。 4.实验箱电源连接正确，电路自查确定无误后，电路验证还 4.实验箱电源连接正确，电路自查确定无误后， 实验箱电源连接正确 是不正确的情况下进行下面的排错检查： 是不正确的情况下进行下面的排错检查： (1)检查芯片的电源和地的电平是否正确。 (1)检查芯片的电源和地的电平是否正确。 检查芯片的电源和地的电平是否正确 (2)芯片的控制电平是否正确(清零端是否连接正确) (2)芯片的控制电平是否正确(清零端是否连接正确)。 芯片的控制电平是否正确 (3)从逻辑电平开关输入信号是否正确。 (3)从逻辑电平开关输入信号是否正确。 从逻辑电平开关输入信号是否正确 (4)时钟信号输入是否正确。 (4)时钟信号输入是否正确。 时钟信号输入是否正确 (5)从输出端按逻辑功能状态往前一步一步排查。 (5)从输出端按逻辑功能状态往前一步一步排查。 从输出端按逻辑功能状态往前一步一步排查
(4)选择触发器(74LS107) ,确定触发器的驱动方程及电路的 (4)选择触发器(74LS107) ,确定触发器的驱动方程及电路的 选择触发器 输出方程。 输出方程。 1）写出驱动信号及电路输出信号的真值表如下： 写出驱动信号及电路输出信号的真值表如下：
2）利用卡诺图化简得各触发器的驱动方程及电路的输出方程如下： 利用卡诺图化简得各触发器的驱动方程及电路的输出方程如下：
序列发生器和序列检测器——选作实验EDA
UESTCEDA技术及应用实验选作实验——序列发生和序列检测器的设计姓名：孙纪川学号：20110791200222013选作实验序列发生器和检测器的设计一、预习内容1)预习序列发生器和检测器的基本工作原理。
2)画出实验原理草图。
3)写出实验的基本步骤和源程序。
二、实验目的1)掌握序列发生器和检测器的工作原理。
2)学会用状态机进行数字系统设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干。
四、实验要求1)连续完成一个“10001110”序列和九个非“10001110”序列的发生；2)检测“10001110”序列，当检测到该序列后点亮EDA实验箱的LED灯；3)注意为了点亮LED灯，时钟频率不要选择太高，可以选择几十赫兹的频率。
五、实验报告及仿真结果1)序列发生器和序列检测器的VHDL源程序状态机的状态图：用摩尔型状态机设计的序列检测器的源程序：我修改了报告中的状态图，因为在st8到st0的过程中也需判断输入序列发生器的源程序：用图形输入法表示的序列发生并检测电路的顶层实体：名称关联法在block图中连线2)六、实验结果分析通过实验箱上的实际显示可以看到，序列检测器成功检测到序列发生器的序列点亮LED指示灯。
序列发生器和序列检测器设计成功。
七、心得体会通过此次实验使我了解了状态机的设计过程及用VHDL语言编写状态机，我还学到了摩尔型状态机与米粒型状态机的不同（延迟输出），以及可以用数组左移位的方法并行检测序列。
此次实验的成功之处在于程序编写正确，状态机逻辑明确，程序在实验箱上运行正确。
不足之处在于虽然我编写了米粒型状态机（运行结果也正确但是我没有截图）但是在quartus2软件上仿真并没有体会到延迟输出的现象，下次实验还需加深对米粒型状态机的理解重新改写米粒型状态机。
八、问题及思考问题：如果改变待检测的二进制码（如1011001），状态转换图应如何变化。
答：。
EDA设计——序列检测器的设计PPT课件
2021/3/9
授课：XXX
3
设计原理
• 在状态连续变化的数字系统设计中，常常采 用状态机进行设计。这样不仅有利于提高设计 效率，增加程序的可读性，而且可以减少错误 的发生率。同时，状态机的设计方法也是数字 系统中一种最常用的设计方法，因而有必要掌 握。下面用状态机设计一个电路完成已预置的 序列数“11110000”的检测。
EDA课程设计
设计题目：序列检测器的设计
指导老师：张广忠 张薇 组员：宋成发 克彩霞 彭亚伟
2021/3/9
授课：XXX
1
序列检测器的介绍
• 序列检测器用于检测一组或多组由二进制 组成的脉冲序列信号，在数字通信中有着广泛 的应用。当序列检测器连续收到一组串行二进 制码后，如果这组码与检测器中预先设置的8 位二进制码相同，则输出1，否则输出0。由于 这种检测器的关键在于正确码的收到必须记住 前一次的正确码及正确序列，直到在连续的检 测中所收到的每一位码都与预置的对应码相同。 在检测过程中，任何一位不相等都将导致回到 初始状态重新开始检测。
2021/3/9
授课：XXX
4
顶层设计原理图
2021/3/9
授课：XXX
5
连续0数统计仿真图
2021/3/9
授课：XXX
6
序列检测仿真图
2021/3/9
授课：XXX
7
顶层仿真图
2021/3/9
Байду номын сангаас
授课：XXX
8
2021/3/9
授课：XXX
9
刚才的发言，如 有不当之处请多指
正。谢谢大家！
EDA实验报告 序列检测器 七段数码显示译码 数控分频 全加器
目录：实验一：序列检测器设计 (1)1.1 实验原理 (1)1.2 实现方案与仿真 (1)1.2.1 预置数确定 (1)1.2.2 预置数待定 (2)1.3 引脚锁定与下载 (3)1.3.1 预置数确定 (3)1.3.2 预置数待定 (3)1.4 实验结论与总结 (4)1.5 附录 (4)实验二七段数码显示译码器设计 (6)2.1 实验原理 (6)2.2 实现方案与仿真 (6)2.2.1 七段显示译码的方案与仿真 (6)2.2.2 4位二进制加法计数器的方案与仿真 (7)2.2.3 顶层文件的方案与仿真 (7)2.3 引脚锁定与下载 (8)2.3.1 七段显示译码的硬件测试 (8)2.3.2 4位二进制加法计数器的硬件测试 (8)2.3.3 顶层文件的硬件测试 (8)2.4 实验结论与总结 (9)2.5 附录 (9)实验三数控分频器的设计 (10)3.1 实验原理 (10)3.2 实现方案与仿真 (10)3.2.1 数控分频器的实现方案与仿真 (10)3.2.2数控分频器的RTl电路图 (11)3.3 引脚锁定与下载 (11)3.4 实验结论与总结 (12)实验四用原理图输入法设计8位全加器 (13)4.1 实验原理 (13)4.1.1 一位全加器的原理 (13)4.1.2 八位全加器的原理 (13)4.2 实现方案与仿真 (13)4.2.1 一位全加器的实现方案与仿真 (13)4.2.2 八位全加器的实现方案与仿真 (15)4.3 引脚锁定与下载 (16)4.3.1 一位全加器的引脚锁定与下载 (16)4.3.2 八位全加器的引脚锁定与下载 (16)4.4 实验结论与总结 (17)实验一：序列检测器设计摘要：本实验的主要任务是通过状态机来实现序列检测器的设计，其中，本实验采用了单进程Moore状态机和多进程Moore状态机两种方案来实现序列检测器，进而通过软件仿真和硬件测试来检验所设计的序列检测器。
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EDA实验六用状态图输入法实现序列检测器一、实验目的：了解序列检测器的基本原理，Mealy型和Moore型状态机的基本原理，掌握状态图输入法实现序列检测器的方法，并进行分析和仿真验证。
二、实验内容：本实验内容是：用状态图输入法设计一个序列检测器，若检测器收到一组码流1110010则输出为1，否则输出为0。
三、实验方法：实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：1、绘制状态图。
打开QuartusII软件平台，建立工程文件夹，工程文件夹名称为exp_detect3。
然后点击File中的New建立一个状态图文件（用State Machine File命令），然后设置并生成状态图。
2、按照实验箱上FPGA的芯片名更改编程芯片的设置。
操作是点击Assign/Device,选取芯片的类型。
3、编译与调试。
确定状态图文件为当前工程文件，点击Complier进行文件编译。
编译结果有错误或警告，则将要调试修改直至文件编译成功。
4、波形仿真及验证。
在编译成功后，点击Waveform开始设计波形。
点击“insert the node”,按照程序所述引脚,任意设置各输入节点的输入波形…点击保存按钮保存。
5、FPGA芯片编程及验证，应记录实验结果进行分析。
四、实验过程：用状态图输入法实现序列检测器：1、建立工程文件，工程文件夹的名称为exp_detect3，工程名和顶层实体名称为exp_detect3。
工程建立过程中平台设置设置如下图所示：2、工程建好后，即进行状态图的输入。
具体过程如下：选择菜单File->New->State Machine File命令，打开State Machine Editor 窗口，如下图所示：然后选择Tools->State Machine Wizard 命令，弹出如下所示状态机创建向导对话框。
在该对话框中选择Create a new state machine design 单选按钮，点击OK按钮进入下一个页面，如下所示：然后在下一个对话框中选择复位Reset信号为异步Asynchronous，高电平有效，输出端无寄存器。
单击Next按钮进入下一个页面。
在状态转换对话框中设置状态转换。
States栏中输入状态名称s0~s6。
Input ports栏中输入时钟信号clock、复位信号reset以及串行数据输入信号din。
State transitions 栏中依据书中状态图指定的状态转换，设置完成后点击Next 按钮，进入下一页面：在output ports栏Output Port Name 列中输入z，Output State 状态设为Current clock cycle 。
Action condition 栏设为s6状态且Additional Conditions为“~din”成立时信号，z输出为1 。
设置完成后单击next按钮进入下一个页面：在下图对话框中显示状态机的设置情况。
单击Finish按钮，关闭状态机向导，生成所需的状态机。
布局适当调整，得到所需的状态图，状态图如下图所示：生成并调整后的状态图：3、保存该设计文件为exp_detect3.smf，并添加到工程文件夹。
4、选择菜单Tools->Gennrate HDL File 命令，打开Gennrate HDL File对话框，如下图所示，从中选择VHDL单选项，单击OK按钮，分析成功后则自动生成exp_detect3.vhd。
生成的VHDL代码如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY exp_detect3 ISPORT (clock : IN STD_LOGIC;reset : IN STD_LOGIC := '0';din : IN STD_LOGIC := '0';z : OUT STD_LOGIC);END exp_detect3;ARCHITECTURE BEHAVIOR OF exp_detect3 ISTYPE type_fstate IS (s0,s1,s2,s3,s4,s5,s6);SIGNAL fstate : type_fstate;SIGNAL reg_fstate : type_fstate;BEGINPROCESS (clock,reset,reg_fstate)BEGINIF (reset='1') THENfstate <= s0;ELSIF (clock='1' AND clock'event) THENfstate <= reg_fstate;END IF;END PROCESS;PROCESS (fstate,din)BEGINz <= '0';CASE fstate ISWHEN s0 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s0;END IF;WHEN s1 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s1;END IF;WHEN s2 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s2;END IF;WHEN s3 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s4;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s3;END IF;WHEN s4 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s5;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s4;END IF;WHEN s5 =>IF ((din = '1')) THENreg_fstate <= s6;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s5;END IF;WHEN s6 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s6;END IF;IF (NOT((din = '1'))) THENz <= '1';-- Inserting 'else' block to prevent latch inference ELSEz <= '0';END IF;WHEN OTHERS =>z <= 'X';report "Reach undefined state";END CASE;END PROCESS;END BEHAVIOR;5、把exp_detect3.vhd作为设计源文件用于后序实验验证。
代码生成后进行编译（可在此时设置引脚等等）6、现在可用RTL viewer 查看电路，如下图所示，状态图可选择Tools->Netlist viewers->State Machine Viewer命令查看：7、下面进行功能仿真：波形仿真过程。
点击file->new,选择Vector Waveform File,新建一个波形仿真文件，然后在空白处点击右键，选择“Insert Node or Bus”,出现一个对话框，进行添加节点，然后输入时钟激励信号，并进行参数设置，两个重要的参数:End time结束时间和Grid size网格大小。
点击Edit->Value->Clock,出现一个对话框设置时钟激励周期，相位以及其他参数，点击OK，显示波形图如下：接着保存波形文件，然后进行仿真。
在仿真之前要先生成功能仿真表，首先要先设置仿真模式。
然后点击菜单项Processing->Generate Function Simulation Netlist,产生功能仿真所需要的网表，接着就能进行仿真操作了。
波形仿真。
打开processing 仿真工具，出现仿真设置对话框，然后开始进行功能仿真。
仿真波形图如下：这是功能仿真即波形仿真的波形图。