实验五 用状态机实现序列检测器的设计

实验五用状态机实现序列检测器的设计

一、实验目的

1.熟悉QuartusⅡ软件应用环境，了解实验流程。

2.编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代

码和验证。

3.掌握用状态机（State Machine）实现序列检测器的设计。

二、实验原理

假设检测器预先已经设定一个8位序列d，那么当由din端口串行输入的一个8位序列，与d完全相同时，检测器输出代码1010，即在试验箱上的LED上显示一个“A”；否则，检测器输出1110，即在试验箱上的LED上显示一个“E”。同时，当清零信号clr有效时，输出为1110。由清零信号clr和输入信号din共同控制状态机的状态变化。

三、实验内容

1、检测一组二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”，否则显示“E”。

2、使用工具为译码器建立一个元件符号

3、设计仿真文件，进行验证。

4、编程下载并在实验箱上进行验证。

四、实验步骤

1.新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。

2.编译程序，编译无误后，在【tools】>【netlist viewers】里面选择RTL Viewer，观察电

路结构；在【tools】>【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。

3.新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后，

开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。

4.将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K

（EP1K30TC144-3），载入模式12。

5.根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查

无误。

6.将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。

程序代码

module SCHK(clk,din,clr,d,err);

input clk,din,clr; input [7:0]d;

output [3:0]err;

parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;

reg [8:0]cs,ns; reg [3:0]err;

always @(posedge clk or posedge clr)

begin if(clr) cs<=s0;

else cs<=ns;

case (cs)

s0:if(din==d[0] ) ns<=s1;

else ns<=s0;

s1:if (din==d[1]) ns<=s2;

else ns<=s0;

s2:if(din==d[2] ) ns<=s3;

else ns<=s0;

s3:if(din==d[3] ) ns<=s4;

else ns<=s0;

s4:if(din==d[4] ) ns<=s5;

else ns<=s0;

s5:if(din==d[5] ) ns<=s6;

else ns<=s0;

s6:if(din==d[6] ) ns<=s7;

else ns<=s0;

s7:if(din==d[7] ) ns<=s8;

else ns<=s0;

s8:ns<=s8;

default ns<=s0;

endcase

end

always @(ns)

begin if(ns==s8) err<=4'b1010;

else err<=4'b1110;

end

endmodule

编译：选择processing---start compilation命令，开始编译。也可直接点击面板上编译按钮。结果如图：

RTL Viewer：选择Tools---netlist viewers---RTL viewer命令，查看寄存器电路结构图，结果如图：

状态机转换图。

当输入信号din与预先设定好的序列d完全相同时，仿真结果：

当输入信号din与预先设定好的序列d不完全相同时，仿真结果：

设置引脚，试验箱验证：启动EDA6000，连接试验箱。装入模式12。根据右侧管脚提示进行管脚锁定。在QuartusⅡ界面中选择assignment—pins命令。可以用拖放的方式指定管脚，也可以在location中输入管脚号。然后在QuartusⅡ界面中选择tools--- programmer

命令。在弹出的界面中Mode选为passive serial。点击add hardware，选择byteblasterMV，

添加驱动成功后，勾选program/configure,点击start，下载文件到试验箱。点击EDA6000start，开始测试。结果如图：

五、实验总结

通过本次实验掌握了如何用Verilog HDL语言实现状态机的原理，运用状态机实现序列检测器的设计，进一步掌握了课堂上所学到的知识，但同时充分的感觉到了自己的不足之处，今后一定要加强自己弱势方面的学习，用心学好EDA教科书上的知识，并抽时间在课外进行深入地学习，相信下次试验情况会有很大程度的改观。