实验一：用原理图设计全加器和计数译码显示电路
(免费)用两片74ls138译码器设计一个全加器(word文档良心出品)
用两片74LS138译码器设计一个全加器模电课题实践设计者：洪建峰班级：10电本班学号：201092170102指导老师：崔有明用两片74LS138译码器设计一个全加器作者：洪建峰 201092170102 摘要：两个二进制数之间的算术运算无论是加、减、乘、除，目前在数学计算机中都是化作若干步加法运算进行的。
因此，加法器是构成算术运算器的基本单元。
在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。
这种运算称为全加，所用的电路称为全加器。
本课题是用两片74LS138设计一个全加器。
在考虑到74LS138译码器为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理为：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
根据以上特性，设计制作出一个全加器。
关键词：二进制数算术运算；算术运算器；74LS138；全加器。
1设计流程1．1提出方案该次课题从查找资料到方案的制定过程中，分析出四套方案：1．1. 1方案一、将两片74LS138译码器使能端接通，A1B 1作为一个两位二进制数，C1作为低进位，A2B2作为另一个两位二进制数。
通过A1B1C1A2B2输入信号，通过16个输出端与或门的连接，得到了S1S2，以及高进位C0。
1. 1. .2方案二、将两片74LS138连成4/16线译码器，通过参考4/16线连成一个全加器的方法将它连成一个全加器。
1. 1. 3方案三、将74LS138（1）单独连成一个一位二进制全加器。
输出的S0连74LS138（2）的A2作为进入数据，进位信号C0连C2作为第二级上的进位信号，因此，最后的和为S=A1+B1+C1+B2。
1. 1. 4方案四、将两片74LS138通过一系列的与门的输出级联成多位加法器。
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
第三组(全加(减)器)05
课程设计（论文）课程名称：数字电子技术基础题目：全加（减）器的设计院（系）：机械电子工程系专业班级：电信0901姓名：詹志鹏学号：200906030105指导教师：史毅敏2011年12月30日全加（减）器一、全减器是两个二进制的数进行减法运算时使用的一种运算单元。
最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。
二、全加器是两个二进制的数进行加法运算时使用的一种运算单元。
最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。
我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。
关键词：全减器，全加器，选择器，译码器，Multisim目录1 设计任务 (3)2 设计方案 (3)3 电路设计 (8)4 整体电路图的仿真测试及性能检测 (10)5 收获与心得体会 (12)6 参考书目 (13)全加（减）器第一部分设计任务1、实验目的：（1）了解全加器和全减器的原理及逻辑功能，掌握全加器和全减器用途，熟悉全加器和全减器之间的相同点和不同点。
（2）了解译码器和选择器的原理及逻辑功能，掌握译码器和选择器用途，熟悉如何用译码器和选择器设计全加器和全减器。
（3）了解Multisim的工作特点，掌握Multisim设计方法，并用它设计出全加器和全减器。
2、实验要求：我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。
第二部分设计方案一、实验原理：（一）全加器是两个二进制的数进行加法运算时使用的一种运算单元。
最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。
1、元器件介绍译码器：译码是编码的逆过程，译码器的逻辑功能是将输入二进制代码的原意“译成”相应的状态信息。
数电实验报告
《数字电路与逻辑设计》课程实验报告系（院）：计算机与信息学院专业：班级：姓名：学号：指导教师：学年学期: 2018 ~ 2019 学年第一学期实验一基本逻辑门逻辑以及加法器实验一、实验目的1．掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2．熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验所用器件和仪表1.二输入四与非门74LS00 1片2.二输入四或非门74LS28 1片3.二输入四异或门74LS86 1片三、实验内容1．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2．测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。
3．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
4．掌握全加器的实现方法。
用与非门74LS00和异或门74LS86设计一个全加器。
四、实验提示1．将被测器件插入实验台上的14芯插座中。
2．将器件的引脚7与实验台的“地（GND）”连接，将器件的引脚14与实验台的+5V 连接。
3．用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
4．将被测器件的输出引脚与实验台上的电平指示灯连接。
指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。
五、实验接线图及实验结果74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。
测试其他逻辑门时的接线图与之类似。
测试时各器件的引脚7接地，引脚14接+5V。
图中的K1、K2是电平开关输出，LED0是电平指示灯。
1．测试74LS00逻辑关系接线图及测试结果（每个芯片的电源和地端要连接）图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表输 入输 出 引脚1引脚2 引脚3 L L HL H H HL H HHL2. 测试74LS28逻辑关系接线图及测试结果i.ii.iii. 图1.2 测试74LS28逻辑关系接线图表1.2 74LS28真值表i. 输 入 ii. 输 出 iii. 引脚2 iv. 引脚3v. 引脚1 vi. L vii. L viii. H ix. L x. H xi. L xii. Hxiii. L xiv. L xv. H xvi. Hxvii. L3．测试74LS86逻辑关系接线图及测试结果图1.3 测试74LS86逻辑关系接线图表1.3 74LS68真值表输 入输 出 引脚1引脚2 引脚3 L L L L H H H L H HHL4. 使用74LS00和74LS86设计全加器（输入来源于开关K2、K1和K0，输出送到LED 灯LED1和LED0 上，观察在不同的输入时LED 灯的亮灭情况）。
全加器数电实验报告
全加器数电实验报告1. 引言这篇实验报告旨在介绍全加器的设计和实现过程。
全加器是数字电路中的基本组成部分，用于将两个二进制数相加并产生和与进位输出。
本实验将通过逻辑门电路来实现全加器的功能。
2. 实验目的本实验的主要目的是理解全加器的原理和设计方法。
通过实际操作和观察，加深对数字电路和逻辑门的理解，并学习使用数字电路设计工具进行模拟和验证。
3. 实验材料和设备•数字电路实验板•连接线•逻辑门芯片：与门、或门、异或门、与非门4. 实验步骤4.1 搭建基本电路首先，我们需要使用与门、或门、异或门和与非门来搭建一个全加器电路。
根据全加器的逻辑功能，我们可以通过以下步骤来搭建电路：1.将两个输入数相加的结果与进位输入相连接的异或门。
2.将两个输入数相加的结果与进位输入相连接的与门。
3.将两个输入数相加的结果与进位输入相连接的或门。
4.将两个输入数相加的结果与进位输入相连接的与非门。
4.2 进行模拟验证我们可以使用数字电路设计工具进行模拟验证。
将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
4.3 实际搭建电路在实验板上搭建全加器电路，连接逻辑门芯片和输入输出端口，并确保电路连接正确。
4.4 进行实验验证将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
5. 结果与分析根据实验结果，我们可以验证全加器的正确性。
当输入为0和0，并且进位输入为0时，输出的和为0，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为0时，输出的和为1，进位输出为0；当输入为1和1，并且进位输入为0时，输出的和为0，进位输出为1；当输入为0和0，并且进位输入为1时，输出的和为1，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为1时，输出的和为0，进位输出为1；当输入为1和1，并且进位输入为1时，输出的和为1，进位输出为1。
6. 总结与心得通过这个实验，我们深入了解了全加器的原理和设计方法。
实现全加器的实验报告
一、实验目的1. 理解全加器的原理和组成。
2. 掌握半加器、与门、或门等基本逻辑门电路的原理和特性。
3. 学习利用基本逻辑门电路构建全加器。
4. 通过实验加深对数字电路设计和实现过程的理解。
二、实验原理全加器是一种基本的数字电路，用于实现两个二进制数的加法运算。
它由两个半加器和两个与门、一个或门组成。
当两个加数位相加时，全加器可以产生一个和以及一个进位输出。
半加器（hadder）是全加器的基础单元，它由一个异或门（XOR）和一个与门（AND）组成。
异或门负责产生和输出，与门负责产生进位输出。
全加器的原理如下：- 当两个加数位相加时，若两者均为0，则输出和为0，进位为0。
- 若一个加数位为0，另一个为1，则输出和为1，进位为0。
- 若两者均为1，则输出和为0，进位为1。
三、实验设备及器材1. 数字电路实验箱2. 集成芯片（74LS00、74LS10、74LS54、74LS86）3. 导线4. 示波器5. 电源四、实验步骤1. 准备实验器材，搭建半加器电路。
（1）将74LS86（异或门）和74LS00（与门）插入实验箱。
（2）按照图1所示连接半加器电路。
（3）将A、B分别接入电平开关，Y、Z接入发光二极管显示。
（4）通电，观察Y、Z的亮灭情况，验证半加器的逻辑功能。
2. 构建全加器电路。
（1）按照图2所示连接全加器电路。
（2）将A、B、C分别接入电平开关，Y、Z接入发光二极管显示。
（3）通电，观察Y、Z的亮灭情况，验证全加器的逻辑功能。
3. 使用示波器观察全加器的输出波形。
（1）将示波器的探头分别连接到全加器的和输出端和进位输出端。
（2）改变A、B、C的输入值，观察示波器上的波形，分析全加器的逻辑功能。
五、实验结果与分析1. 半加器实验结果：当A、B的输入分别为0、1或1、0时，Y为1，Z为0；当A、B的输入均为0或均为1时，Y为0，Z为0。
验证了半加器的逻辑功能。
2. 全加器实验结果：当A、B、C的输入分别为0、0、0时，Y为0，Z为0；当A、B、C的输入分别为0、0、1时，Y为1，Z为0；当A、B、C的输入分别为0、1、0时，Y为1，Z为0；当A、B、C的输入分别为0、1、1时，Y为0，Z为1；当A、B、C的输入分别为1、0、0时，Y为1，Z为0；当A、B、C的输入分别为1、0、1时，Y为0，Z为1；当A、B、C的输入分别为1、1、0时，Y为0，Z为1；当A、B、C的输入分别为1、1、1时，Y为1，Z为1。
译码与显示电路
(2)译码器的扩展
用两个3-8线译码器74LS138就可以扩展一个4-16线译码器。按图3.2连接逻辑电路， 、 、 、 是逻辑电平开关，通过输出端的LED观察输出结果，并将结果填入自制表格。
图3.2译码器的扩展
(3)利用译码器和门电路，设计一个一位二进制全加器。
2、译码器显示电路实验
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表3.2译码器的扩展结果记录表
(3)利用译码器和门电路设计一个一位二进制全加器。全加器要实现的真值表如表3.3所示：
输入端
输出端
A
B
C
S
F
0
0
0
0
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表3.3一位二进制全加器真值表
由真值表及其化简可以得出各个输出的逻辑表达式，由此得出有译码器和门电路组成的一位二进制全加器的电路原理图如图３.6所示：
四位加法器设计8421BCD码加法器
加法器与译码器显示器的应用
一、实验目的
用一片四位全加器74LS83和门电路设计一位8421BCD码加法器。
要求如下
1、加法器输出的和数也为8421BCD码。
2、画出逻辑图，写出设计步骤。
3、用LED数码管显示和数。
二、实验器材：
一片四位全加器74LS83、两片与非门74LS00、一片BCD-七段显示译码器74LS48、一片共阴极LED管、七个单刀单掷开关，七个20欧姆的电阻和5个1k欧姆的电阻。
三、实验原理，
由于一位8421BCD数A加一位数B有0到18这十九种结果。
而且由于显示的关系当大于9的时候要加六（0110）转换才能正常显示，当数字大于15（1111）时，也要进位，真值表如图
由真值表得，进位Y=CO+A3A4+A2A4.
由进位逻辑函数式画出与非门的逻辑图用两片74LS00代替六个与非门如图，四、实验步骤。
（1）、如图连线
（2）接上电源并测试。
（3）查看是否与数A加数B的结果符合
五、实验结论：
如果想用两个数码管显示两位数则加一个74LS48和LED数码管即可,如图。
EDA实验报告 4位全加器,16位频率计数器
实验课程名称：EDA技术与应用实验项目名称4位全加器实验实验成绩实验者专业班级组别同组者实验日期一、实验目的1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。
2．熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。
二、实验内容实验内容1：按照书本4.5.1节完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。
实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。
三、实验仪器1.计算器及操作系统2.Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
1、半加器描述根据半加器真值表可以画出半加器的电路图。
a b so Co0 0 0 00 1 1 01 0 1 01 1 0 1表1半加器h_adder真值表图1 半加器h_adder电路图2、1位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL 描述。
图2 1位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：S=A+B+Ciii i i o ABC ABC ABC ABC C +++=首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
数字逻辑电路实验报告
一、实验目的1. 熟悉数字逻辑电路的基本原理和基本分析方法。
2. 掌握常用逻辑门电路的原理、功能及实现方法。
3. 学会使用数字逻辑电路实验箱进行实验操作，提高动手能力。
二、实验原理数字逻辑电路是现代电子技术的基础，它由逻辑门电路、触发器、计数器等基本单元组成。
本实验主要涉及以下内容：1. 逻辑门电路：与门、或门、非门、异或门等。
2. 组合逻辑电路：半加器、全加器、译码器、编码器等。
3. 时序逻辑电路：触发器、计数器、寄存器等。
三、实验仪器与设备1. 数字逻辑电路实验箱2. 示波器3. 信号发生器4. 万用表5. 逻辑笔四、实验内容及步骤1. 逻辑门电路实验（1）与门、或门、非门、异或门原理实验步骤：1）按实验箱上的逻辑门电路原理图连接电路；2）使用信号发生器产生输入信号，用逻辑笔观察输出信号；3）分析实验结果，验证逻辑门电路的原理。
（2）组合逻辑电路实验步骤：1）按实验箱上的组合逻辑电路原理图连接电路；2）使用信号发生器产生输入信号，用逻辑笔观察输出信号；3）分析实验结果，验证组合逻辑电路的原理。
2. 时序逻辑电路实验（1）触发器实验步骤：1）按实验箱上的触发器原理图连接电路；2）使用信号发生器产生输入信号，用示波器观察输出信号；3）分析实验结果，验证触发器的原理。
（2）计数器实验步骤：1）按实验箱上的计数器原理图连接电路；2）使用信号发生器产生输入信号，用示波器观察输出信号；3）分析实验结果，验证计数器的原理。
五、实验结果与分析1. 逻辑门电路实验实验结果：通过实验，我们验证了与门、或门、非门、异或门的原理，观察到了输入信号与输出信号之间的逻辑关系。
2. 组合逻辑电路实验实验结果：通过实验，我们验证了半加器、全加器、译码器、编码器的原理，观察到了输入信号与输出信号之间的逻辑关系。
3. 时序逻辑电路实验实验结果：通过实验，我们验证了触发器、计数器的原理，观察到了输入信号与输出信号之间的时序关系。
实验一(2)、加法器及译码显示电路分析
实验一（2）、加法器及译码显示电路
一、实验目的
1.掌握二进制加法运算。 2.掌握全加器的逻辑功能。 3.熟悉集成加法器及其使用方法。 4.掌握七段译码器和数码管的使用。
二、设计任务与要求
1. 电子技术综合实验箱； 2.集成电路：74LS83，74LS86，74LS00，
74LS47。 3.共阴极LED数码管。
五、实验内容及步骤
1.按基本设计任务与要求设计出的电路，若需要仿 真，则用Multisim 7进行软件仿真。
2.在实验仪上安装电路，检查实验电路接线无误之 后接通电源。
3.测试全加器的功能。记录实验结果。 4.测试转换器的功能。
原理图； 4. 对实验结果进行分析； 5. 思考题。
七、思考题
1.用74LS83能否实现8421码转换为余3 码的转换？
2.画出用74LS48和共阴极LED数码管实 现一个译码显示电路。
器件引脚图
74LS00
74LS86
74LS83
74LS47
加余 数三
码 被 加 数
A3 A2 A1
A0
5
1 3 8 10
B3 B2
16 4
B1 7
VCC
W
15
2X Y
6
9Z
B0 11 13 12
D6 C2
B1 A7
译码器
74LS83
13 12 11 10
9
15
14Leabharlann a b c d e f g
8
共阴数码管
二、设计任务与要求
2.扩展内容（仿真） 设计一个4位BCD码加法器 注意：在计满10时即进位。画出逻辑图， 列出元件清单。仿真加法器用CMOS 4008
全加器逻辑电路图
全加器逻辑电路图全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
常用二进制四位全加器74LS283。
一位全加器：全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕CinCo＝AB＋BCin＋ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。
即X＝f（A，B)Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。
半加器、全加器、数据选择器及数据分配器一、实验目的1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。
2.学习半加器、全加器、数据选择器的使用。
3.用与非门、非门设计半加器、全加器。
4.掌握数据选择器、数据分配器扩展方法。
二、实验原理1.半加器和全加器根据组合电路设计方法,列出半加器的真值表,见表7。
逻辑表达式为：S=AB+AB=A⊕BC=AB半加器的逻辑电路图如图17所示。
用两个半加器可组成全加器,原理图如图18所示。
在实验过程中,我们可以选异或门74LS86及与门74LS08来实现半加器的逻辑功能；也可用全与非门如74LS00、反相器74LS04组成半加器。
这里全加器不用门电路构成,而选用集成的双全加器74LS183。
其管脚排列和逻辑功能表分别见图19和表4.9所示（a）用异或门组成的半加器（b）用与非门组成的半加器图17半加器逻辑电路图图18由二个半加器组成的全加器图1974LS183双全加器管脚排列图2.数据选择器和数据分配器数据选择器又叫多路开关,其基本功能相当于单刀多位开关,其集成电路有“四选一”、“八选一”、“十六选一”等多种类型。
实验三：数据选择器、译码器、全加器实验
数据选择器、译码器、全加器实验
一、实验目的
1、熟悉数据选择器的功能。
2、熟悉译码器的工作原理和使用方法。
3、设计应用译码器，进一步加深对它的理解。
4、学习用中规模集成电路的设计方法。
二、实验所用仪器和芯片
1、双4选1数据选择器74LS153 1片
2、双2线-4线译码器74LS139 2片
3、四两输入与非门74LS00 1片
3、TEC-5(TDS-2)实验系统1台
三、实验内容
1、用Quartus II设计一个4选1的数据选择器
4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况；
2、用2线-4线译码器设计一个3线-8线译码器，框图如下：
G
B A Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
D
A2
A1
A0
3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。
附74LS153和74LS139管脚图
输入输入输出
Vcc G2 A1 2D3 2D2 2D1 2D0 2Y 输出Vcc G2 A1 B22Y0 2Y1 2Y2 2Y3
G1 A0 1D3 1D2 1D1 1D0 1Y GND G1 A1 B11Y0 1Y1 1Y2 1Y3 GND 输入输出输入输出
74LS139。
数字显示电路----组合电路综合设计
学生实验报告学院：软件与通信工程学院课程名称：数字电路实验与设计专业班级：电子信息工程121班姓名：吴洋涛学号： 0123694学生实验报告(一)学生姓名吴洋涛学号0123694同组人:实验项目数字显示电路----组合电路综合设计■必修□选修□演示性实验□验证性实验□操作性实验■综合性实验实验地点实验仪器台号指导教师涂丽琴实验日期及节次一、实验综述1、实验目的：（1）掌握基本门电路的应用，了解用简单门电路实现控制逻辑；（2）掌握编码、译码和显示电路的设计方法；（3）掌握用全加器、比较器设计电路的方法；2、实验所用仪器及元器件：计算机、proteus软件3、实验原理：数字显示电路实验将传统的4个分离的基本实验，即基本门实验，编码器、显示译码器、7段显示器实验，加法器实验和比较器实验综合为一个完整的设计型的组合电路综合实验。
掌握各种常用MSI组合逻辑电路的功能与使用方法、学会组装和调试各种MSI组合逻辑电路，掌握多片MSI、SSI组合逻辑电路的级联、功能扩展及综合设计技术。
（一）8—3线优先编码器74LS14874LS148外引线排列如图1所示，逻辑符号如图2所示。
图1 74LS48外引脚排列图图2 74LS148逻辑符号如图74LS148是8—3线优先编码器，有8个输入端，且都是低电平有效。
而输出端为3位代码输出（反码输出）。
ST为选通输入端，当ST=0时允许编码；当ST-1时输出端和Ys，Yes被锁存，编码静止。
Ys是选通输出端，级联应用时，高位片的Ys与低片的ST端相连接，可以扩展优先编码功能。
Yes为优先扩展输出端，级联应用时可作为输出位的扩展端。
74LS148功能见表一输入输出ST 0I1I 2I 3I 4I 5I 6I 7I 3Y 2Y 1Y EX Y S Y 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 X X X X X X X 0 0 0 0 0 1 0 X X X X X X 0 1 0 0 1 0 1 0 X X X X X 0 1 1 0 1 0 0 1 0 X X X X 0 1 1 1 0 1 1 0 1 0 X X X 0 1 1 1 1 1 0 0 0 1 0 X X 0 1 1 1 1 1 1 0 1 0 1 0 X 0 1 1 1 1 1 1 1 1 0 0 1 0 011111111111（二） 7段显示译码器74LS4774LS47是驱动共阳极的数码管的译码器。
全加器及应用的实验原理
全加器及应用的实验原理1. 全加器的基本原理全加器是用来实现二进制数字相加的电路。
它接收两个输入信号A和B，以及一个进位信号Cin，输出一个和信号S和一个进位输出信号Cout。
1.1 全加器的真值表全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 11.2 全加器的逻辑电路图全加器的逻辑电路图如下所示：_______A ----| || |----- SB ----| Full || Adder |----- CoutCin ---| ||_______|2. 全加器的应用全加器是数字电路中非常重要的组件，它在多种数字电路中发挥着关键的作用。
以下是全加器的几个应用例子：2.1 加法器全加器可以用来构建加法器，实现多位二进制数字相加的功能。
多位加法器是将多个全加器串联起来的电路。
例如，一个4位加法器就需要四个全加器来完成。
2.2 二进制数减法器全加器也可以用于实现二进制数的减法。
减法器和加法器很相似，只是在输入信号上作了一些改变。
通过将被减数、减数和一个补码输入给减法器，可以实现减法运算。
2.3 乘法器全加器还可以用于构建乘法器。
乘法器是将多个加法器和逻辑门组合而成的电路，用来计算两个二进制数的乘积。
2.4 计数器计数器是一种电路，用于计数操作。
全加器可以被用来构建计数器电路，实现二进制计数功能。
3. 实验原理与步骤3.1 实验原理本实验通过使用全加器实现二进制数字相加的功能，展示全加器在数字电路中的应用。
实验中，我们将使用真值表和逻辑电路图来证明全加器的正确性。
3.2 实验步骤1.准备所需材料和工具，包括全加器芯片、电路板、电源以及逻辑电路图。
2.按照逻辑电路图，将全加器芯片正确连接到电路板上。
3.确保电源正常工作，并将其接入电路板。
4.根据真值表，依次输入不同的A、B和Cin的组合，并验证输出的S和Cout是否与真值表一致。
设计全加器的实验报告
设计全加器的实验报告设计全加器的实验报告一、引言在数字电路设计中，全加器是一种基本的组合逻辑电路，用于实现两个二进制数的相加运算。
全加器的设计对于计算机的运算速度和准确性至关重要。
本实验旨在通过设计和实现一个全加器电路，来深入了解全加器的原理和功能。
二、实验目的1. 了解全加器的工作原理和功能；2. 学习使用逻辑门和触发器设计和实现全加器电路；3. 掌握数字电路的布线和测试技巧。
三、实验器材和材料1. 逻辑门集成电路（如AND、OR、XOR等）；2. 触发器集成电路（如D触发器）；3. 连接线、电源等。
四、实验步骤1. 设计全加器的逻辑电路图；2. 根据逻辑电路图，选取合适的逻辑门和触发器进行电路实现；3. 进行电路布线，注意连接线的方向和接触的牢固性；4. 连接电源，检查电路是否正常工作；5. 使用示波器或逻辑分析仪对电路进行测试，验证全加器的功能和准确性。
五、实验结果与分析经过实验，我们成功设计并实现了一个全加器电路。
在输入两个二进制数和进位位的情况下，电路能够正确输出相应的和与进位结果。
通过观察示波器或逻辑分析仪上的波形图，我们可以清晰地看到电路的工作过程和信号传递路径。
六、实验总结通过本次实验，我们深入了解了全加器的原理和功能，并学会了使用逻辑门和触发器设计和实现全加器电路。
在实验过程中，我们也掌握了数字电路的布线和测试技巧。
通过实际操作和观察，我们对全加器的工作原理有了更深刻的理解。
然而，在实验中也遇到了一些问题。
例如，电路布线时容易出现连接错误或短路的情况，需要仔细检查和调试。
此外，选取适合的逻辑门和触发器也需要一定的经验和知识。
在今后的学习和实践中，我们将进一步加强对数字电路设计的理解和掌握，提高实验技能和解决问题的能力。
七、参考文献[参考书目1][参考书目2]以上为本次实验的报告内容，感谢老师和助教的指导和支持。
通过这次实验，我们不仅巩固了所学的理论知识，还提高了实践能力和解决问题的能力。
eda
河北科技师范学院机电工程学院电子设计自动化（EDA）实验指导书选用教材：《EDA技术实用教程》第三版潘松、黄继业编著电子信息实验室杜殿会2012.4.3《电子设计自动化（EDA）》课程实验指导书使用说明《电子设计自动化（EDA）》实验指导书适用于电子信息工程本科专业和应用电子技术专科专业，共有验证型实验 0 个、综合型实验 0 个、设计型实验 9 个。
其中电子信息工程本科专业实验 18 学时，实验/理论学时比为 18/36 ，包括简单组合电路的设计、加法计数器的设计及显示、用原理图输入法设计8位全加器和 8位十六进制频率计设计等 9 个实验项目。
……。
本实验现有主要实验设备 12 台（套），每轮实验安排学生 24 人，每组 2 人，每轮实验需要安排实验指导教师 2 人。
其他需要说明的内容……实验指导书执笔人：杜殿会实验指导书审核人：目录一、 EDA实验系统主板与芯片管脚对应关系 (3)二、Quartus II软件使用过程操作及实验注意事项： (3)实验一 1位全加器的设计 (6)实验二 8位全加器设计 (10)实验三加法计数器及译码电路设计 0实验四数码管扫描驱动显示电路设计 (3)实验五正弦信号发生器设计 (6)实验六自动售货机程序设计 (9)实验七数字时钟设计 (11)实验八键盘扫描显示电路设计实验九 8位十进制频率计设计 (23)附录：EDA技术实验开发系统ZY11EDA13BE实验箱简介 (32)EDA实验指导书1、EDA实验系统主板与芯片管脚对应关系1.1、主板系统I/O分配：器件种类为ACEX1K，FPGA芯片型号为EP1K30QC208-2。
1.2、时钟输入：1.3、模式选择开关为了全面开放I/O口，我们通过拨码开关CTRL来实现I/O口的免连线问题，模式选择模块功能说明如下图所示，拨码开关CTRL功能在实验箱上写了标识说明，在做实验时对照标识操作。
如在实现免连线功能时要用到数码管可以把拨码开关的第一脚拨向ON端，表示数码管可以用来显示输出的数据，若实现全开放I/O口系统时把拨码开关所有脚设置无效，即拨码开关全部不要拨向ON。
西工大_数电实验_第一次实验_实验报告
数电实验1一.实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误六.故障排除&实验心得由于这是我们第一次进行数电实验课的学习，第一次接触Quartus II开发环境，源于不熟悉软件使用方法的原因，这节课我们上的是手忙脚乱，然后感觉还是没有能够很好的完成实验的要求任务，但是跟着老师的详细说明还是把实验的第一部分内容完成了，然后其余的实验部分我们是在课下自己安装相关软件自行进行学习然后补齐的。
这次的实验使得我们对Quartus开发环境的使用方法有了一个不错的初步认识，同时很好的促进了我们进行自学，一定程度上提高了我们的自学能力。
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实验一(1)：用原理图输入法设计一位全加器
实验一(2)：用原理图输入法设计计数器(74160)和译码器(7448)，顶层用原理图设计
实验目的：
（1）熟悉应用QuartusII编译图形输入；
（2）掌握利用QuartusII对图形输入的仿真；
（3）掌握用图形设计法基本逻辑电路。
二、实验内容：
设计并调试好一个一位二进制全加器及一个计数译码显示器，并用EL-EDA-V型EDA实验开发系统进行系统仿真。
设计一个10计数器用7448及74160设计计数译码显示电路。
三、实验条件：
（1）电脑；
（2）开发软件QuartusII8.1；
（3）设备：EL—EDA—V型
EDA实验开发系统；
（4）拟用芯片：ACEX1K
EP1K100QC208-3；
四、实验设计：
1、(1)异或门与二输入端与非门构成二进制全加器逻辑电路图：
（2）仿真波形：
其封装后：
（1）仿真波形：
（1）显示电路图：
其封装后：
（2）仿真波形：
4、（1）计数译码显示电路结构图：
（2）仿真波形：
5、管脚锁定：
五、设计处理
（1）输入底层设计文本和顶层电路
（2）编译
（3）仿真
（4）选择器件、锁定引脚、再次编译
（5）硬件测试
六、实验结果及总结：
实验过程中，在执行图形输入设计计数译码显示电路的时候，出现ERROR 其原因为将74160的输入端接在高电平上，排除方法为，将高电平改成接地。
在实验中，特别是图形输入设计中，应该先了解芯片的功能，再对芯片进行输入，输出设计，这样才能减少错误的出现。