数电实验报告实验六计数译码显示综合实验整理版.docx
数电实验 计数、译码与显示
5.译码显示
② 译码器 计数器将时钟脉冲个数按四位二进制输出， 必须通过译码器把这个二进制数码译成适用 于七段数码管显示的代码。 这里所说的译码器是将二进制码译成十进 制数字符的器件。
74LS48功能表
共阴极LEDபைடு நூலகம்码管管脚图
300Ω
其译码器输出（Ya～Yg）是高电平有效，适
用于驱动共阴极LED数码管，显示的字形如 表中所示。因其译码器输出端的内部有上拉 电阻（是2K的限流电阻），因此理论上在与 LED管连接时无需再外接限流电阻。但是由 于译码器工作电压为5V左右，而LED数码管 的工作电压为1.4-2.5V左右，因此，在共阴 极上还需接上300欧姆的保护电阻后再接地。 由表中可以看出，74LS48具有译码功能、 试灯功能、灭灯功能、动态灭灯功能。 LT为 试灯端，低电平有效，接地时，应显示全8
74LS163的功能表
4.MSI集成计数器的应用
实现任意进制的计数和分频方法 ① 反馈复位法 ② 反馈置数法 ③ 用进位输出端置数/清零 ④ 计数器的级联
反馈复位法
异步复位：计数到N，异步清零
计数到N＝（1001）10 时Q0、Q3为1，将Q0 Q3相与非后的结果接 到 CR端，161直接清零， 实现模N计数功能。
三、实验任务
用2片74LS163设计一个8421BCD码模10和
模60的加法计数器，并用七段显示器显示计 数情况。
反馈复位法
同步复位：计数到N－1，同步清零有效，再来一
个脉冲清零。
计数到N－1＝（1001）10， 清零端收到信号，当下一个 有效CP到来时，计数器清 零，实现模N计数功能。
反馈置数法
同反馈复位法，不同的是，复位法用CR 端完
计数译码显示电路实验报告
计数译码显示电路实验报告实验目的：掌握编码与解码的基本原理和技术。
设计与实现一个计数译码显示电路。
提高电子电路设计与实验能力。
实验原理：计数译码显示电路是利用数字集成电路实现的一种数字计数显示方法。
它通过计数器将输入的时钟信号转化为二进制数码输出，然后通过译码器将二进制数码转为七段数码管的控制信号，从而使得七段数码管实现相应的数字显示。
实验器材：1.CD4017计数器芯片2.CD4511译码器芯片3.七段共阳数码管4.电阻、电容、电源、开关等实验步骤：1. 将CD4017计数器芯片的1脚连接到电源Vcc，16脚连接到地GND。
2.连接计数器的时钟输入脚13和复位输入脚15到电路中适当位置，并设置相应的电源和开关。
3. 将译码器CD4511的Vcc脚和GND脚连接到电源和地，将A、B、C、D四个输入脚连接到计数器的Q0-Q3输出脚。
4.将译码器的a、b、c、d、e、f、g七个输出脚连接到七段数码管的a、b、c、d、e、f、g控制脚。
5. 连接七段数码管的共阳脚到电源Vcc。
实验结果：通过调整计数器CD4017的时钟频率、复位电平和输入信号，我们可以观察到七段数码管显示出不同的数字，从0到9循环显示。
实验分析：计数译码显示电路利用计数器进行计数和译码器进行解码，通过将二进制数码转换为七段数码管的控制信号，实现了数字的显示。
实验中需要注意选择适当的电阻、电容等元器件，以确保电路的稳定工作。
另外，对于七段数码管的显示，还可以通过连接额外的译码器和复用技术进行更复杂的显示设计。
实验总结：通过本实验，我们掌握了计数译码显示电路的基本原理与设计方法，提高了对数字集成电路的理解和应用能力。
实验结果令人满意，并加深了对数字电路的认识。
在今后的学习和实践中，我们将继续加强对电子电路设计与实验的掌握，提高自己的技术水平。
实验六_计数译码显示实验
实验六 计数/译码显示实验一、实验目的1. 熟悉计数器的工作原理和特点；2. 掌握计数和译码与显示的方法。
二、预习要求1. 复习有关计数器的章节；2. 按实验内容的要求，做好实验预习报告，画好实验线路图和记录表格。
三、实验设备与器件1. TDN-DS 数字逻辑电路/数字系统设计教学实验系统。
2. 双10进制计数器芯片1片，型号为74LS390；3. BCD/七段译码器芯片2片，型号为74LS48；4. 共阴极七段显示数码管2片。
5. 数字万用表，连接导线若干。
四、实验的原理1) 集成电路74LS390的功能概述集成电路74LS390芯片为双10进制计数器，其具有时钟输入端A 和B ，计数结果通过四位输出端Q A 、Q B 、Q C 和Q D 输出10进制BCD 码。
复位端CLEAR 可提供手动输入复位。
74LS390的管脚功能如图6-1所示。
74LS390D C B 1B A 1CLEAR 1A 2Q D2Q C 2Q B 2B 2Q A 2CLEAR 2AV CC 89161图6-1 74LS390芯片管脚排列图当输出Q A 与计数输入端B 相接时，输出Q D Q C Q B Q A 为8421BCD 码；当输出Q D 与二-五-十进制计数器的输入端A 相接时，输出Q A Q D Q C Q B 为5421BCD 码。
2) 74LS48功能简述74LS48为七段译码驱动器，输入为8421BCD 码，输出低电平有效。
其管脚排列如图6-2所示。
① 译码功能。
将LT 、RBI 、BI /RBO 端接高电平，输入十进制数0～9中的任意一组8421码（原码），则输出端a ～g 将得到一组相应的7位二进制代码，如果将这组代码输入到数码管，就可显示出该十进制数的译码输出。
注意，因为74LS48是输出高电平有效，因此可以直接连接共阴极数码管进行译码显示。
74LS48GNDA 0A 3RBI LT A 2A 1Y eY d Y c Y b Y a Y g Y f V CC18916图6-2 74LS48芯片管脚排列图② 试灯功能给试灯输入端LT 加上低电平，而BI /RBO 端接高电平时，输出端a ～g 将均为高电平。
计数译码显示电路实验报告总结
计数译码显示电路实验报告总结本次实验是关于计数译码显示电路的搭建和测试。
通过实验，我们掌握了计数器的原理和译码显示电路的工作原理，并能够正确地搭建和测试这些电路。
实验中，我们使用的计数器是74LS161，它是一种同步4位二进制计数器，能够实现递增和递减计数，并能够输出位宽为4位的计数值。
我们将其与译码显示电路74LS47相连，通过74LS47将计数器的输出值转换成7段数码管所显示的数字。
在实验前，我们先对74LS161计数器和74LS47译码显示电路的原理进行了学习和理解。
我们知道，74LS161计数器拥有一个时钟输入，通过时钟信号的触发，可以实现计数器的递增或递减。
而74LS47译码显示电路拥有四个输入端口，分别对应着四位二进制码的输出，通过译码器将输出值转换成7段数码管所显示的数字。
在搭建电路时，我们按照实验指导书中给出的电路图和连接方式进行了连接。
在连接时，我们要注意电路的接线是否正确，以免出现电路短路或开路等问题。
在实验过程中，我们进行了递增和递减计数的测试，观察数码管的显示结果。
我们发现，当计数器的计数值递增或递减时，数码管显示的数字也相应地改变。
这说明我们搭建的电路连接正确，电路能够正常工作。
在实验中，我们还进行了译码器的测试。
我们先将74LS161计数器的输出接到译码器的输入端口，然后将译码器的输出端口分别接到不同的7段数码管上，观察数码管的显示结果。
我们发现，译码器能够正确地将计数器输出值转换成7段数码管所显示的数字。
这说明我们搭建的译码器电路也正确无误。
总的来说，本次实验使我们掌握了计数器和译码显示电路的原理和工作方式，并能够正确地搭建和测试这些电路。
通过本次实验，我们不仅提高了自己的实验操作能力，也加深了对数字电路原理的理解。
数电实验实验报告
dry实验一组合逻辑电路分析一．试验用集成电路引脚图74LS00集成电路74LS20集成电路四2输入与非门双4输入与非门二．实验内容1.实验一X12.5 VABCDU1A74LS00NU2AU3A74LS00N逻辑指示灯：灯亮表示“1”，灯灭表示“0”ABCD按逻辑开关，“1”表示高电平，“0”表示低电平自拟表格并记录:A B C D Y A B C D Y0 0 0 0 0 1 0 0 0 00 0 0 1 0 1 0 0 1 00 0 1 0 0 1 0 1 0 00 0 1 1 1 1 0 1 1 10 1 0 0 0 1 1 0 0 10 1 0 1 0 1 1 0 1 10 1 1 0 0 1 1 1 0 10 1 1 1 1 1 1 1 1 12.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
否则，报警信号为“1”，则接通警铃。
试分析密码锁的密码ABCD是什么？AＢＣDABCD接逻辑电平开关。
最简表达式为：X1=AB’C’D 密码为：1001三.实验体会：1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。
2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片，和使用仿真软件来设计和构造逻辑电路来求解。
实验二组合逻辑实验（一）半加器和全加器一．实验目的1.熟悉用门电路设计组合电路的原理和方法步骤二．预习内容1.复习用门电路设计组合逻辑电路的原理和方法步骤。
2.复习二进制数的运算。
3.用“与非门”设计半加器的逻辑图。
4.完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。
5.完成用“异或”门设计的3变量判奇电路的原理图。
三．元件参考依次为74LS283、74LS00、74LS51、74LS136其中74LS51：Y=（AB+CD）’，74LS136：Y=A⊕B（OC门）四．实验内容1.用与非门组成半加器，用或非门、与或非门、与非门组成全加器（电路自拟）U1NOR2NOR2U3NOR2U4NOR2U5NOR2SC半加器U1A74LS136DU1B74LS136DU2C74LS00DR11kΩR21kΩVCC5VU3A74LS51D81121391011J1Key = AJ2Key = BJ3Key = CSi2.5 VCi2.5 V被加数A i0 1 0 1 0 1 0 12.用异或门设计3变量判奇电路，要求变量中1的个数为奇数是，输出为1，否则为0.3.“74LS283”全加器逻辑功能测试五．实验体会：1.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图比较复杂，涉及了异或门、与或非门、与非门三种逻辑门，在接线时应注意不要接错。
实验_六计数、译码和显示电路(Y)
十进制计数器 CT74LS160(162)与二进制计数器 74LS161(163) 比较
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
CP
CTT CTT CTP CT74LS161 CO CTP CT74LS160 CO CT74LS163 CT74LS162 (162)与 CR LD D0 D1 D2 D3 D3 CP CR LD D0 D1 D2CT74LS160 CT74LS161(163)有何不同？ CR LD
0 1 2 3 4 5 6 7 8 9 10
也可取 D3 D2 D1 D0 = 0011 LD = CO CO = Q3 Q0
方案 2：用 “160” 的后七个状态 0011 ~ 1001实现七进制计数。
取 D3 D2 D1 D0 = 0011 ，LD = CO
1 CP
CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO
00 0 0
01 0
Z
11 0 0
10 1
Q3 Q2 Q1
n +1 n +1 n +1
= Q 2n
= Q 1n = Q 3n
即:
Q3n+1(010)=1， Q3n+1(101)=0
Q2n+1(010)=0 ， Q2n+1(101)=1 Q1n+1(010)=1 ， Q1n+1(101)=0
010 101
Z = Q 3n Q 2n 自启动失败, 改变 Q1:
Q1
n +1
n n = Q3n + Q2 Q1
010
101
这样:Q1n+1(010)=1， Q1n+1(101)=1 明显的, 能够自启动
（Multisim数电仿真）计数、译码和显示电路
（Multisim数电仿真）计数、译码和显⽰电路实验3.11 计数、译码和显⽰电路⼀、实验⽬的：1. 掌握⼆进制加减计数器的⼯作原理。
2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使⽤⽅法。
⼆、实验准备：1.计数：计数是⼀种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中另外⼀种可预计的⼗进制加减可逆计数器CD4510，⽤途也⾮常⼴，其引脚排列如图3.11.3所⽰，其中，E P 为预计计数使能端，in C 为进位输⼊端，1P ~4P 为预计的输⼊端，out C 为进位输出端，U /D 为加减控制端，R 为复位端，CD4510输⼊、输出间的逻辑功能如表3.11.2所⽰。
表3.11.2：。
2. 译码与显⽰：⼗进制计数器的输出经译码后驱动数码管，可以显⽰0~9⼗个数字，CD4511是BCD~7段译码驱动集成电路，其引脚排列如图3.11.4所⽰。
LT 为试灯输⼊，BI 为消隐输⼊，LE 为锁定允许输⼊，A 、B 、C、D为BCD码输⼊，a~g为七段译码。
CD4511的逻辑功能如表3.11.3所⽰。
LED数码管是常⽤的数字显⽰器，分共阴和共阳两种，BS112201是共阴的磷化镓数码管，其外形和内部结构如图3.11.5所⽰。
图3.11.5三、计算机仿真实验内容：1. 计数10的电路：(1).单击电⼦仿真软件Multisim7基本界⾯左侧左列真实元件⼯具条“CMOS”按钮，从弹出的对话框“Family”栏中选“CMOS_10V”，再在“Component”栏中选取4093BD和4017BD各⼀只，如图3.11.6所⽰，将它们放置在电⼦平台上。
图3.11.6(2).单击电⼦仿真软件Multisim7基本界⾯左侧左列真实元件⼯具条“Source”按钮，从弹出的对话框“Family”栏中选“POWER_SOURCES”，再在“Component”栏中选取“VDD”和地线，将它们调出放置在电⼦平台上。
(3). 双击“VDD”图标，将弹出如图3.11.7所⽰对话框，将“V oltage”栏改成“10”V，再点击下⽅“确定”按钮退出。
数电项目实验报告(3篇)
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。
（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。
（3）分析输出波形，验证逻辑门电路的正确性。
2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。
（3）分析输出波形，验证触发器电路的正确性。
3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。
（3）分析输出波形，验证计数器电路的正确性。
4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。
（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。
（3）分析输出波形，验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。
2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。
数电实验报告 实验六 计数
实验六计数、译码、显示综合实验一【实验目的】1.熟悉中规模集成电路计数器的功能及应用。
2.熟悉中规模集成电路译码器的功能及应用。
3.数以LED数码管及显示电路的工作原理。
4.学会综合测试的方法。
二【实验分析与设计】1.六十进制计数器（方案一，异步清零）（1）原理：用集成触发器设计太过复杂，因此采用集成计数器，即一个六进制计数器和一个十进制计数器来实现。
由于器材限制，此次试验设计采用的核心元件是异步清零、同步置数的74LS160。
160 的清除端是异步的。
当清除端/MR 为低电平时，不管时钟端CP 状态如何，即可完成清除功能。
160 的计数是同步的，靠CP 同时加在四个触发器上而实现的。
当CEP、CET 均为高电平时，在CP 上升沿作用下Q0－Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。
54/74LS160的CEP、CET跳变与CP 无关。
160 有超前进位功能。
当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0 的高电平部分。
对于54/74LS160，在CP 出现前，即使CEP、CET、/MR 发生变化，电路的功能也不受影响。
（2）真值表与接口表达式十进制部分根据74LS160引脚说明，CR=1 CEP=CET=1 PE=1六进制部分CR=(Q2Q1)’根据CEP、CET特点，把十进制进位输出端（高电平）接入六进制的CEP、CET,可实现进位功能，级CEP=CET=TC(十进制进位输出端)（3）电路图设计（4）仿真波形图-CR1图-CR2根据图CR1，CR波形出现低电平毛刺然后Q0~Q3马上清零。
CR2是把CR与CP波形对比，通过放大波形我们CR高电平只出现一瞬间，清零操作并不需要CP上升沿或者下降沿为条件，即异步清零。
2.六十进制计数器（方案二，同步置数）(1）原理：用集成触发器设计太过复杂，因此采用集成计数器，即一个六进制计数器和一个十进制计数器来实现。
由于器材限制，此次试验设计采用的核心元件是异步清零、同步置数的74LS160。
数电综合实验报告(3篇)
第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。
2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。
3. 通过综合实验，培养团队合作精神和实践操作能力。
二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。
2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。
3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。
三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。
（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。
（3）使用ModelSim软件对加法器进行仿真，验证其功能。
2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。
（2）使用Verilog HDL语言编写代码，实现4位计数器。
（3）使用ModelSim软件对计数器进行仿真，验证其功能。
3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。
（2）使用Verilog HDL语言编写代码，实现数字时钟功能。
（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。
四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。
2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。
3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。
五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。
2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。
3. 培养了团队合作精神和实践操作能力。
六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。
2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。
计数、译码、显示电路实验报告
计数、译码、显示电路实验报告实验目的1．掌握集成十进制计数器、显示译码驱动器及数码管的功能与使用方法。
2．学习译码器和共阳极七段显示器的使用方法。
3．进一步熟悉用示波器测试计数器输出波形的方法。
一、实验原理生活中常需要将计数脉冲值直观的显示出来，它的实现一般经过了下面几个步骤，如图，输出的脉冲信号通过显示器显示出相应的数字。
图3.7.1计数、译码、显示框图1．计数器输入的脉冲数通过计数器计数，并将结果用8421 BCD 码表示出来，本实验中采用了一种十进制计数器74LS160。
以74160为例，通过对集成计数器功能和应用的介绍，帮助读者提高借助产品手册上给出的功能表，正确而灵活地运用集成计数器的能力。
（1）74LS160的功能介绍74LS160为十进制可预置同步计数器，其逻辑符号如图，功能表见表表3.7.l74LS160的功能表输入输出CT P CT T CP D0 D1D 3 D4Q 0 Q1 Q2 Q3计数器译码器显示器脉冲信号CR LDL ××××××××L L L L H L ××↑ d 0 d 1 d 2 d 3d 0 d 1 d2d3H H H H↑××××计数 H H L ××××××保持 H H× L×××××保持注意：3210Q Q Q Q CT COT 计数器有下列输入端：异步清零端CR （低电平有效），时钟脉冲输入端CP ，同步并行置数控制LD （低电平有效），计数控制端 CT T 和 CTp ，并行数据输入端D 0～D 3。
它有下列输出端：四个触发器的输出端Q 0～Q 3，进位输出CO。
根据功能表3.7.l ，可看出74160具有下列功能：①异步清零功能：若CR 输入低电平，则不管其他输入端（包括CP 端）如何，实现四个触发器全部清零。
数字电路实验的实验报告(3篇)
第1篇一、实验目的1. 理解和掌握数字电路的基本原理和组成。
2. 熟悉数字电路实验设备和仪器的基本操作。
3. 培养实际动手能力和解决问题的能力。
4. 提高对数字电路设计和调试的实践能力。
二、实验器材1. 数字电路实验箱一台2. 74LS00若干3. 74LS74若干4. 74LS138若干5. 74LS20若干6. 74LS32若干7. 电阻、电容、二极管等元器件若干8. 万用表、示波器等实验仪器三、实验内容1. 基本门电路实验（1）验证与非门、或非门、异或门等基本逻辑门的功能。
（2）设计简单的组合逻辑电路，如全加器、译码器等。
2. 触发器实验（1）验证D触发器、JK触发器、T触发器等基本触发器的功能。
（2）设计简单的时序逻辑电路，如计数器、分频器等。
3. 组合逻辑电路实验（1）设计一个简单的组合逻辑电路，如4位二进制加法器。
（2）分析电路的输入输出关系，验证电路的正确性。
4. 时序逻辑电路实验（1）设计一个简单的时序逻辑电路，如3位二进制计数器。
（2）分析电路的输入输出关系，验证电路的正确性。
5. 数字电路仿真实验（1）利用Multisim等仿真软件，设计并仿真上述实验电路。
（2）对比实际实验结果和仿真结果，分析误差原因。
四、实验步骤1. 实验前准备（1）熟悉实验内容和要求。
（2）了解实验器材的性能和操作方法。
（3）准备好实验报告所需的表格和图纸。
2. 基本门电路实验（1）搭建与非门、或非门、异或门等基本逻辑电路。
（2）使用万用表测试电路的输入输出关系，验证电路的功能。
（3）记录实验数据，分析实验结果。
3. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发电路。
（2）使用示波器观察触发器的输出波形，验证电路的功能。
（3）记录实验数据，分析实验结果。
4. 组合逻辑电路实验（1）设计4位二进制加法器电路。
（2）搭建电路，使用万用表测试电路的输入输出关系，验证电路的正确性。
（3）记录实验数据，分析实验结果。
数电实验六实验报告
实验6 随机数生成电路的设计与实现一、实验任务要求1.设计并实现一个随机数生成电路，每2 秒随机生成一个0~999 之间的数字，并在数码管上显示生成的随机数。
2.为系统设置一个复位键，复位后数码管显示学号后三位（“092”），2 秒后再开始每2 秒生成并显示随机数，要求使用按键复位。
二、电路设计及VHDL代码(一)设计思路总体的构思是分模块化设计分模块化实现，顶层采用状态机的方式实现。
1.根据系统所需要的功能，大概可以分为7个模块，按键防抖模块，分频器模块（一个2000分频，一个10分频，外部时钟为1kHz），M序列发生器模块，译码模块，位选信号模块，以及顶层。
其连接关系如图1-1。
图1-1 分模块化流程图2.对于防抖模块，采用100Hz的时钟，进行采样型防抖，两个采样点之间为从0变到1时才认为是一次有效的按键发生，同时输出的时候与时钟的下降沿作一个同步。
3.对于分频模块，通过计数器进行分频，现举分频比为2000，进行说明。
通过计数器从0计数到999，实现一次电平的翻转，这样输出的时钟中低电平包含1000个时钟周期，高电平包含1000个时钟周期，这样就构成了占空比为50%的，频率为原频率1/2000的输出信号。
10分频也是同理，不再赘述。
4.对于M序列发生器，伪随机序列的产生已经有了比较成熟的思路。
通过移位寄存器加反馈便可以实现，如图1-2所示。
而相应位数的反馈函数可以通过查表知道。
本实验要求产生的随机数为0-999，所以采用10位的M序列发生器，查表得知反馈函数为D0=Q6⨁Q9。
但是10位的二进制数最大可以到1023，比999大，因此通过判断语句对输出的随机数加以限制，当随机数大于999时通过减去999来限制它的范围。
图1-2 移位寄存器加反馈构成M序列发生器5.对于产生位选信号的模块，其实就是一个顺序脉冲发生器，因为位选信号为低电平有效，故用一个模3的计数器控制哪一位输出低电平。
6.对于数码管译码模块，可用图1-3进行说明。
数字电路实验报告6
一、实验内容利用EDA工具Quartus-ll的原理图输入法，充分利用数电实验系统提供的硬件资源，设计一个小时（两位，24小时制）、分钟(两位）计时器，数码管显示。
在Quartus ⅡI环境下输入原理图(直接使用74系列器件，计数器用74160或74161、74190、74191）并仿真。
将设计下载到FPGA中，连线，按键观察实验。
二、实验目的熟悉用QuartusII原理图输入法进行电路设计和仿真，掌握QuartusII图形模块单元的生成与调用。
学会根据时序电路图分析电路的功能，并会自主实现时序逻辑电路的功能设计与仿真。
三、实验设备EDA工具 Quartus-ll四、实验方法与手段数字钟电路（用数码管显示）数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。
数字钟由计数器电路、分频器电路和数码管显示译码电路构成，使用74160进行级联设计时分计数器电路并封装为clk元件，用74160芯片实现时分计数器，计数器分频后将芯片输出端接至7447的输入端进行译码后进行仿真，根据数字电路实验箱对应引脚进行引脚分配后，将设计下载到FPGA中，连线，按键观察实验。
五、实验原理图数字钟计数器电路使用74160级联作为时分计数器，并通过门电路实现异步置数计数。
用74160芯片实现时分计数器，使用74160芯片级联组成分频电路，将高频脉冲信号转换为1Hz的低频信号，再将脉冲信号经一次分频后连接74138译码器进行译码，控制七段数码管的分段显示，最后将处理后的信号经过74151数据选择器与7447译码器相连，分配引脚后下载至试验箱测试。
六、实验现象记录分析十进制计数器电路试验箱下载后可观察到数码管的时间从00:00开始计数。
六、实验结论与体会通过本次实验我逐渐掌握了 QuartusII的设计与仿真功能，并熟悉了FPGA数字电路设计平台的使用。
数电实验报告实验六计数译码显示综合实验整理版x
数电实验报告实验六计数、译码、显示综合实验姓名：学号：班级：院系：指导老师：2016年目录实验目的： (22)实验器件与仪器： (22)实验原理： (33)用同步清零端或置数端置零或置数构成N 进制计数器 (33)用同步清零端或置数端置零或置数构成N 进制计数器 (33)实验内容： (44)实验过程： (55)实验总结： (66)实验：实验目的：1.熟悉中规模集成电路计数器的功能及应用。
2.熟悉中规模集成电路译码器的功能及应用。
3.熟悉LED数码管及显示电路的工作原理。
4.学会综合测试的方法。
实验器件与仪器：1.实验箱、万用表、示波器。
2.74LS160、74LS48、74LS20对于计数规模小的计数器，我们使用集成触发器来设计计数器，但是如果计数器的模数达到十六以上(如六十进制)时，如果还是用集成触发器来设计的话，电路就比较复杂了。
在这种情况下，我们可以用集成计数器来构成任意进制计数器。
利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N 进制计数器的方法。
用同步清零端或置数端置零或置数构成N 进制计数器用这种方法的实现步骤如下：1)写出状态S N-1 的二进制代码。
2)求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式3)画连线图用同步清零端或置数端置零或置数构成N 进制计数器用这种方法的实现步骤如下：1)写出状态S N 得二进制代码2)求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式3）画连线图在集成计数器中，清零、置数均采用同步方法的有74LS163均采用异步方法的有74LS193 74LS197 74LS192清零采用异步方法、置数采用同步方法的有74LS161 74LS160有的只具备异步清零功能，如CC4520 74LS190 74LS191 74LS90则具有异步清零和异步置9 功能。
1.用集成计数器74LS160分别组成8421码十进制和六进制计数器，然后连接成一个60进制计数器（6进制为高位，10进制位低位）。
计数—译码—显示综合应用
南京工程学院电工电子实验报告课程名称：电子技术实验项目名称：计数-译码-显示综合应用实验学生班级：汽车技术121实验学生姓名：尹冬冬实验学生学号：215120235同组学生姓名：郁雷振吴敏正实验指导老师：曾宪阳实验时间：2014/5/9实验地点：基础实验楼B310实验报告一、实验目的：1、进一步掌握计数器译码器显示电路的工作原理。
2、学会用给出的组件构成24、60进制计数译码器显示电路的技能及测试方法。
二、主要实验仪器：1. 实验箱、万用表、示波器2. 74LS160、74LS48、74LS20、74LS10 、74LS00 、LC5011三、实验内容：（一）实验原理由于74LS160计数器为异步清零和同步置数。
因此也存在两种的方法将74LS160改装为六进制计数器。
1. 异步清零先得出六进制计数器的数值表： Q3 Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1当采用异步清零时，按照十进制数表，可令当74LS160从0101跳到0110瞬间，清零方程输出有效清零信号进行清零。
由函数式可得清零方程F = Q2·Q1 。
将清零电路输出接到74LS160的清零端，即可完成一个六进制计数器。
2. 同步置数明显，代表十位的74LS160要由5跳到0形成一个循环，要置入数肯定是0000，由于置数方式为同步置数，那么必须是整个六十进制计数器在显示59后，在下一个脉冲上升沿出现时就可以将0000置入计数器，完成了由59到0的循环计数。
按照函数逻辑，可得置数函数式为F =Q2·Q0·RCO其中RCO为个位进制计数器的进位输出。
3. 用同一个数码管同时显示出个位数和十位数由于同一个数码管接受译码器信号是一致的，所以必须要对个位数信号和十位数信号进行选通再接入译码器，同时把高频率的时钟信号接到选通器和数码管的使能端。
具体的思路为，当高频时钟信号的低电平到达时，选通个位信号接入译码器，此时最右端的7端LED显示管也接收到有效显示信号，显示出个位数字。
数字电路实验六 译码显示电路2
数字电路与逻辑设计实验报告实验六译码显示电路2姓名：***学号：********班级：光电一班一、实验目的1.掌握移位寄存器的逻辑功能和使用方法2.了解JK 触发器的使用二、实验器件1.数字电路实验箱、数字万用表、示波器。
2.虚拟器件: 74LS194 , 74LS73，74LS00三、实验预习1. 预习74LS194 使用方法；74LS194是一个4位双向移位寄存器，最高时钟脉冲为36MHZ.其中：D0～D3为并行输入端；Q0～Q3为并行输出端；SR--右移串引输入端；SL--左移串引输入端；S1、S0-操作模式控制端；CR-为直接无条件清零端；CP-为时钟脉冲输入端。
74LS194 S0、S1模式控制及状态输出如下表所示。
2. 根据实验任务，画出所需的实验线路及记录表格。
本实验需要使用节拍顺序脉冲发生器实现在实验箱的八个数码管上显示自己的学号。
节拍发生器的设计已经给出，我们只需要考虑以节拍发生器输出作为位选信号时，怎样获得时序同步的四位BCD数据输入。
七段数码管四个为一组，对一组数码管的位选输入施加节拍脉冲，就使得在一个周期内，一组中四个数码管依次显示。
于是，我们需要的四位BCD数据输入，只需要在每个对应时段表现出对应的数字BCD码即可。
例如，我的学号前四位，1731，变换到时序序列就是D0 -> 1111 D1 -> 0110 D2 -> 0100 D3 -> 0000以上序列，可以由四个节拍脉冲信号的时间特异性加上组合逻辑门生成，对D0、D3直接加上恒定电压，对D1 = not(Q1 and Q2) D2 = not Q2设计完毕的电路图如下所示：①1731使用Multisim仿真得到波形图：图中前4个信号分别是节拍脉冲发生器的输出0~3，其下4个信号是一组7段数码管的数据信号输入。
在一个周期内，我们看到BCD码分别为1 7 3 1②0031基于同样的原理进行设计，得到下面的电路使用Multisim仿真得到波形图：在一个周期内，我们看到BCD码分别为0 0 3 1如模拟波形所示，我们得到了一组正确可靠的数据信号，想让数码管显示目标数字序列，只需将上述输出接在数码管的总信号输入端，将节拍脉冲接在该数码管的选通端即可。
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数电实验报告
实验六
计数、译码、显示综合实验
姓名：
学号：
班级：
院系：
指导老师：
2016年
目录
实验目的： (22)
实验器件与仪器： (22)
实验原理： (33)
用同步清零端或置数端置零或置数构成N进制计数器 (33)
用同步清零端或置数端置零或置数构成N进制计数器 (33)
实验内容： (44)
实验过程： (55)
实验总结： (66)
实验：
实验目的：
1.熟悉中规模集成电路计数器的功能及应用。
2.熟悉中规模集成电路译码器的功能及应用。
3.熟悉LED数码管及显示电路的工作原理。
4.学会综合测试的方法。
实验器件与仪器：
1.实验箱、万用表、示波器。
2.74LS160、74LS48、74LS20
实验原理：
对于计数规模小的计数器，我们使用集成触发器来设计计数器，但是如果计数器的模数达到十六以上（如六十进制）时，如果还是用集成触发器来设计的话，电路就比较复杂了。
在这种情况下，我们可以用集成计数器来构成任意进制计数器。
利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。
用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下：
1）写出状态S N-1的二进制代码。
2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式
3）画连线图
用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下：
1）写出状态S N得二进制代码
2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式
3）画连线图
在集成计数器中，清零、置数均采用同步方法的有74LS163；均采用异步方法的有74LS193、74LS197、74LS192；清零采用异步方法、置数采用同步方法的有74LS161、74LS160；有的只具备异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。
实验内容：
1.用集成计数器74LS160分别组成8421码十进制和六进制计数器，
然后连接成一个60进制计数器（6进制为高位，10进制位低位）。
使用实验箱上的LED译码显示电路显示（注意高低位顺序及最高位的处理）。
用函数发生器的低频连续脉冲（调节频率为1-2Hz）作为计数器的计数脉冲。
通过数码管观察计数、译码、显示电路的功能是否正确。
2.设计一个时间计数器，具有分钟和秒计时功能的计数器。
实验过程：
1.六十进制计时器的电路连接图如下：
2.十进制计数器和六进制计数器的Q3、Q2、Q1、Q0及CP的时序图。
十进制计数器时序图
六进制计数器时序图
3.数码管显示情况：该计数器从00递增加1，到59后，又回到00
状态
实验总结：
1.本实验初次进行是采用的是异步接法，每当个位为9时，十位就
进一，这是由于计数器是上升沿触发的，所以有这个时间差，后来在10进制计数器的进位输出接到J-K触发器上（J = K = 1, R接Q）Q接入6进制计数器的CP端，就解决了问题。
2.本实验第二次进行便采用上述更为简便的同步接法，10进制计数
器进位输出接6进制计数器的CET。
在没有进位输出的时候，6进制计数器为保持状态。