数字系统课程设计-万年历时钟 VHDL语言

合计
使用（25 分）
方案设计(15 分)
程设计）（30
试（10 分）
答辩（20 分）
（100 分）
分）
得分
1 设计要求 1.1 设计任务
设计制作一个基于 LCD1602 显示，带有时间调整的万年历电子时钟。 1.2 设计要求 1) 采用硬件描述语言 VHDL 设计带有日期功能的数字电子时钟模块及 LCD 显
l<=ll;h<=hh; end process; end architecture behave; 3.3 时计数器模块 时计数器模块源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cont_24 is port(rst,clk:in std_logic; l,h:out std_logic_vector(3 downto 0); c:out std_logic); end cont_24; architecture behave of cont_24 is begin
if clk'event and clk='1' then ll:=ll+'1'; if ll="1010" then if hh="0101" then hh:="0000";ll:="0000";c<='1'; else ll:="0000";hh:=hh+'1';c<='0'; end if; else c<='0'; end if; end if;
end if;end if; l<=ll;h<=hh;
end process; end architecture behave; 3.2 分计数器模块 分计数器模块源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cont_60m is
万年历电子时钟
--------------- 数字系统课程设计
班 级：电子 1412
学 号：14200106214、14200106204
姓 名：孙玮、甘家雨
指导老师：刘传洋
时 间：6 月 14 日——6 月 22 日
项目
功能模块设计
设计开发环境
设计报告及
设计任务功能理解与 （模块划分及编 功能仿真与调
begin if(rst='0')then ll:="0000";hh:="0000";
else if clk'event and clk='1' then ll:=ll+'1'; if ll="1010" then if hh="0101" then hh:="0000";ll:="0000";c<='1'; else ll:="0000";hh:=hh+'1';c<='0'; end if; else c<='0'; end if;end if; end if;
秒计数器模块源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cont_60s is
port(rst,clk,stop:in std_logic; l,h:out std_logic_vector(3 downto 0);
29 天，并将结果输出。其有三个输入和三个输出，其中 rst 起复位作用，clk 为日 计数器的进位，run 为闰年的判断输入，l 为个位输出，h 为十位输出，c 为进位 输出，pan 为二月判断结果的输出。算法流程图如图 10 所示。
开始
初始 化变量 变量赋初值
rst为零？
是
否 clk上升沿？ 否
否
十位为10？ 个位为0？
是
十位 清零百 位 加一
否 个位为10？
是
个位 清零十 位 加一
开始
变量 清零
等于100？ 百进 制计数 清
零
结束
图 12 年计数器算法流程图
初始 化变量
rst为零？பைடு நூலகம்
是
否 clk上升沿？ 否
是
四进 制计数 加 一
为闰 年
四进 制清零 百进制加一 是
否
计数 为4？
否
不为 闰年
是
个位 加一
进位 赋零
否
值为13？
是
判断 大小月 并赋 值输出
个十 位清零 进位 赋一
否 个位为10？
是
个位 清零十 位 加一
结束
图 10 月计数器算法流程图
图 11 月计数器 RTL 图 2.6 年计数器模块
年计数器模块为 1000 进制计数器，但其无进位输出。此外，该模块还负责 判断判断闰年还是平年，并将结果输出。其有两个输入和三个输出，其中 rst 起 复位作用，clk 为月计数器的进位，l 为个位输出，h 为十位输出，c 为进位输出，
25的倍数且 不等于100？
不是 闰年
是
结束
图 13 判断闰年算法流程图
图 14 年计数器 RTL 图
2.7 校时模块
校时模块的主要功能是校对时间，而校时功能通过按键 K1、K2 来实现。当 不按 K2 按键时，计数器正常计时，而当按下 K2 按键时，根据所按的次数不同 进入不同的工作模式，利用 K1 改变对应计数器的值，每按下 K1，对应计数器的 值加 1。其有七个输入和八个输出，分别为复位信号输入、时钟输入、进位输入、 按键输入、进位输出和停止位输出。
开始
初始 化变量
rst为零？
是
否 stop为零？ 否
是
进位 赋零
变量 清零
clk上升沿？ 否
是
否 个位为10？
个位 加一
是
十位 为5？
是
个十 位清零 进位 赋一
个位 清零十 位
否
加一
结束
图 2 秒计数器算法流程图
图 3 秒计数器 RTL 图 2.2 分计数器模块
分计数器模块为 60 进制计数器，其有两个输入和三个输出，其中 rst 起复位 作用，clk 为秒计数器的进位，l 为个位输出，h 为十位输出，c 为进位输出。算 法流程图如图 4 所示。分计数器 RTL 图如图 5 所示。
port(rst,clk:in std_logic; l,h:out std_logic_vector(3 downto 0);
c:out std_logic); end cont_60m; architecture behave of cont_60m is begin
process(clk,rst) variable ll:std_logic_vector(3 downto 0):="0000"; variable hh:std_logic_vector(3 downto 0):="0000";
2.9 分频模块
由于系统外接时钟频率为 50MHz，而按键扫描频率通常在 1~10KHz，LCD 显示模块的频率也低于 50MHz，再加上万年历计时时需要 1Hz 的脉冲信号，因 此需要对系统输入脉冲进行分频，使其产生合适的时钟频率。需要产生的时钟频 率分别有 1Hz 和 10kHz，其中 1Hz 占空比为 50%，而 10kHz 的时钟信号在单个 周期内有多个短脉冲。1Hz 分频的 RTL 图如图 17 所示。10kHz 分频的 RTL 图如 图 18 所示。
图 17 1Hz 分频的 RTL 图
2.10 顶层模块
图 18 10kHz 分频的 RTL 图
顶层设计采用原理图输入法，从而达到设计思路清晰、直观的目的。顶层原 理图如图 19 所示。由仿真图可以看出在按键没有操作的情况下，LCD_Data 分别 输出了年月日时分秒这六个数据。
图 19 顶层原理图 3 程序设计 3.1 秒计数器模块
LCD1602显示模块
年月日时分秒分 计计计计计计频 数数数数数数模 器器器器器器块
校时模块
图 1 设计框架图
由上图可知，万年历电子时钟由校时模块、LCD1602 显示模块、分频模块、 秒计数器、分计数器、时计数器、日计数器、月计数器和年计数器组成。 2.1 秒计数器模块
秒计数器模块为 60 进制计数器，其有三个输入和三个输出，其中 rst 起复位 作用，clk 为 1Hz 的脉冲输入，stop 为运行控制位，l 为个位输出，h 为十位输出， c 为进位输出。算法流程图如图 2 所示。秒计数器 RTL 图如图 3 所示。
校时模块的工作模式总共有 6 种，分别为正常计时、调分、调时、调日、调 月和调年。算法流程图如图 15 所示。RTL 图如图 16 所示。
开始
rst为零？
否
是
c lk上升 沿？
否
是
变量 清零
否 k2上升沿？
是
功能 值加一
k1=0？ 是
缓存 值置一
否 缓存 值置零
根据 功能值 和 缓存 值赋值
a="101"?
c:out std_logic); end cont_60s; architecture behave of cont_60s is begin