通信软件设计-第2章 加法器-计数器实例-2011

第2章 加法器/计数器实例 • 加法器是数字电路中最广泛应用的电路 之一，在CPU的ALU算数运算单元广泛 应用。 • 在算数运算中，加法器（减法器）是使 用最多的
2.1
•
1位半加器adder设计实例
半加器定义：即是产生数的和的装置。加数和被加 数为输入，和数与进位为输出的装置为半加器。
•
全加器定义：若加数、被加数与低位的进位数为输
full_add仿真波形
2.3同步4bit全加法器的设计实例
2.3同步4bit全加法器的设计ial和always说明语句在仿真的一开 始即开始执行。initial语句只执行一次。 相反，always语句则是不断地重复执行，
直到仿真过程结束。
2.3.1 always 语句
全加器的verilog代码
• • • • • • • • • • • • • • module full_add (a,b,cin,sum,cout); input a,b,cin; output sum,cout; reg sum,cout; reg m1,m2,m3; always @(a or b or cin) begin sum = (a ^ b) ^ cin;//^按位逻辑异或 m1 = a & b; m2 = b & cin; m3 = a & cin; cout = (m1|m2)|m3; end endmodule
2.1 模块的结构
2.1.1 模块的端口定义
模块的端口声明了模块的输入输出口。其格式如 下： module 模块名(口1，口2，口3，口4, ………); 模块的内容包括I/O说明、内部信号声明、功能 定义。 • I/O说明的格式 输入口：input[信号位宽－1：0] 端口名1； input[信号位宽－1：0] 端口名2； … input[信号位宽－1：0] 端口名 i； //(共有i个输入口)
• always语句在仿真过程中是不断重复执行的。 其声明格式如下： always <时序控制> <语句> always语句由于其不断重复执行的特性，只有 和一定的时序控制结合在一起才有用。如果一个 always语句没有时序控制，则这个always语句将 会发成一个仿真死锁。
always areg = ~areg; 这个always语句将会生成一个0延迟的无限循环跳变
2.2.3 Testbench仿真波形
• • • • • • • • • • • • • • # # # # # # # # # # # # # # 0 0 + 0 + 0 ={0,0} 5 0 + 0 + 1 ={0,1} 10 0 + 1 + 0 ={0,1} 15 0 + 1 + 1 ={1,0} 20 1 + 0 + 0 ={0,1} 25 1 + 0 + 1 ={1,0} 30 1 + 1 + 0 ={1,0} 35 1 + 1 + 1 ={1,1} 40 0 + 0 + 0 ={0,0} 45 0 + 0 + 1 ={0,1} 50 0 + 1 + 0 ={0,1} 55 0 + 1 + 1 ={1,0} 60 1 + 0 + 0 ={0,1} 65 1 + 0 + 1 ={1,0}
2.1.1 模块的结构
Verilog 模块的结构由在module和 endmodule 关键词之间的四个主要部分组 成：
- 端口定义： - I/O说明 ： module block1(a, b, c, d ); input a, b, c ; output d ; - 内部信号声明： wire x; - 功能定义： assign d = a | x ; assign x = ( b & ~c ); endmodule
Adder4的testbench设计
• `timescale 1ns/10ps `include "adder4.v" • module adder4_testbench; • reg [3:0] ina,inb; • reg cin; • reg clk=0; • wire [3:0] sum; • wire cout;
Full_add Testbench代码
• • • • • • • • • • • • • • `timescale 1ns/10ps `include "full_add.v" module full_add_testbench; reg a,b,cin; wire sum,cout; integer i,j,k; full_add full_adder_te( .sum ( sum ), .cout ( cout), .a ( a ), .b ( b ), .cin ( cin) );
adder4 testbench的设 计
• initial • begin • cin=0; • repeat(2) • #200 • cin ={$random}%16; • end adder4 adder4_te( • .clk (clk ), • .sum ( sum ), • .cout ( cout), • .ina ( ina ), • .inb ( inb ), • .cin ( cin ) • ); • initial • begin • $monitor($time,,,"%b + %b + %b ={%b,%b}",ina,inb,cin,cout,sum); • #400 $finish; • end • endmodule
Adder4的I/O口说明
Adder4的I/O口说明
• • • • • • module adder4(cout,sum,ina,inb,cin,clk); output[3:0] sum; output cout; input[3:0] ina,inb; input cin,clk; reg[3:0] tempa,tempb,sum; //tempa,tempb 中间变量说明 • reg cout; • reg tempc; //tempc中间变量说明
initial //a向量 begin a=0; for(i=1;i<16;i=i+1) #20 a=~a; //a周期为40ns end initial //b向量 begin b=0; for(j=1;j<16;j=j+1) #10 b=~b; // b周期为20ns end Initia // cin向量 begin cin=0; for(k=1;k<16;k=k+1) #5 cin=~cin; // cin周期为10ns end initial begin $monitor($time,,,"%d + %d + %d ={%b,%d}",a,b,cin,cout,sum); #80 $finish; end endmodule
系统任务 $random
这个系统函数提供了一个产生随机数的手段。当函数被 调用时返回一个32bit的随机数。它是一个带符号的整形数。 $ramdom % b ,其中 b>0. 它给出了一个范围在（-b+1):(b-1)中的随机数。 reg[23:0] rand; rand = $random % 60; reg[23:0] rand; rand = {$random} % 60; 给出了一个范围在－59到59 之间的随机数 通过位并接操作产生一个值 在0到59之间的数
2.1.2 adder Testbench的编写
• • • • • • • • • • • • • • • • • initial //initial 语句同时立即执行，不需要时间 begin a=0;b=0; for(i=1;i<16;i=i+1) #20 a=i; end initial begin for(j=1;j<16;j=j+1) #10 b=j; end initial begin $monitor($time,,,"%d + %d ={%b,%d}",a,b,cout,sum); #160 $finish; end endmodule
2.1.2 adder Testbench 设计
• 什么是 Testbench
如何编写Testbench
2.1.2 adder Testbench的编写
• • • • • • • • • • • • `timescale 1ns/10ps //定义时间精度 `include “adder.v” //引用模块 module adder_testbench; //定义测试模块 reg a,b; //初始化模块中寄存器定义 wire sum,cout; // 定义线网 integer i,j; adder adder_te( .sum ( sum ), .cout ( cout), .a ( a ), .b ( b ) );
过程，这时会发生仿真死锁。
2.3.1 always 语句
如果加上时序控制，则这个always语句 将变为一条非常有用的描述语句。
always # half_period areg = ~areg; 这个例子生成了一个周期 为:period(=2*half_period) 的无限延续的信号波形，常用这种方法来描 述时钟信号，作为激励信号来测试所设计 的电路。
入，而和数与进位为输出则为全加器。
1位半加法器的设计
• 数字系统通过0与1来实现复杂的系统工程，最简单的逻辑运算就是两 个1位进行加法的操作。
封装后的1bit半加法器
代码
• • • • • • • module adder(cout,sum,a,b); //模块名 output cout; // 输出端口声明 output sum; //输出端口声明 input a,b; //输入端口声明 wire cout,sum ; // wire变量声明 assign {cout,sum}=a+b; // a+b相加 endmodule // 模块结束语句