cache回写法 -回复
西电2021年834真题
西 安 电 子 科 技 大 学2021年硕士研究生招生考试初试试题考试代码及名称834计算机专业基础综合考试时间2020年12月27日下午（3小时）答题要求：所有答案（填空题按照标号写）必须写在答题纸上，写在试卷上一律作废，准考证号写在指定位置！一、选择题（每题2分，共36分）1.以下属于逻辑结构的是（）A.线性表B.顺序表C.哈希表D.单链表2.己知L是带头结点的单链表，删除首元结点的语句是（）A.L=L->Link B．L=L->Link->LinkC.L->Link = LD.L->Link = L->Link->Link3．假设一个栈的输入序列是1234，则不可能得到的输出序列是（）A. 1234B.4123C. 1342D. 13244．最不适合用作链式队列的链表是（）A．带队头指针的双向非循环链表B．带队头指针的双向循环链表C．带队尾指针的双向循环链表 D.带队尾指针的循环单链表5.二维数组A[10][20]按列优先顺序存放于一个连续的存储空间中，A[0][0]的存储地址是200，每个元素占1个存储字，则A[5][6]的地址为（）A.325B.265C.306D.2566.己知广义表LS=(a, (b,c).(d,e,f))，运用取表头操作Head 和取表尾操作Tail取出LS中原子d的运算序列是（）A. Hcad(Tail(LS))B. Head(Tail (Head (Tail(LS)))C. Head(Tail (Tail(LS))D. Head(Head(Tail (Tail(LS))7.由权值为4，5，7，8的四个叶子结点构造的Huffuman树，其带权路径长度为（）A.24B.36C.48D.728.对初始状态为递增有序的表按递增顺序排序，最省时间的算法是（）A．堆排序B．快速排序C．插入排序 D.归并排序9.对于大部分现代主流CPU型号，其单核心IPC(每时钟执行指令数量)已经>1，部分高性能型号甚至已经>10。
5-1 存储系统 Cache_v1.0
计算机系统结构
层次之间应满足的原则
一致性原则
处在不同层次存储器中的同一个信息应保持相同的值。
包含性原则
处在内层的信息一定被包含在其外层的存储器中，反 之则不成立, 即内层存储器中的全部信息，是其相邻 外层存储器中一部分信息的复制品
北京信息科技大学
计算机系统结构
“Cache主存”和“主存辅存”层次
主存块地址 tag index
北京信息科技大学
计算机系统结构
直接映像方式
直接映像方式：是指主存的一个字块只能映像 到Cache中确定的一个字块。 举例 直接映像方式特点：
主存的字块只可以和固定的Cache字块对应，方式 直接，利用率低。 标志位较短，比较电路的成本低。如果主存空间有 2m块，Cache中字块有2c块，则标志位只要有m-c 位。而且在访问Cache时候仅需要比较一次 空间利用率最低，冲突概率最高，实现最简单。
计算机系统结构
现代计算机的层次存储器系统
利用程序的局部性原理:
以最低廉的价格提供尽可能大的存储空间 以最快速的技术实现高速存储访问
Processor Control Second Level Cache (SRAM) Main Memory (DRAM) Secondary Storage (Disk)
北京信息科技大学
计算机系统结构
Cache基本知识
高速缓冲存储器：在相对容量较大而速度较慢的主存与 高速处理器之间设置的少量但快速的存储器 基本工作原理：
把Cache和主存分成若干大小相同的块( block，行、线 line，槽slot )，Cache由块目录表及快速存储器组成 对主存地址，根据映象规则生成标签和索引；根据标签和 索引查找具体的Cache块 无（失效/缺失miss）则到主存取一个块的数据（遇到 Cache没有，空间则需要替换），并给处理器需要的部分 有（命中hit）则从Cache读取数据；如果是写入操作，需 考虑与主存数据保持一致（写入策略）
Cache替换策略与写操作策略
Cache的替换策略
例： 访问顺序号：1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
访问主存块地址：1 2 4 1 3 7 0 1 2 5 4 6 4 7 2
0
10 2 31
42 5 63
块 1 1 1 1 1 1 1 1 1 1 41 4 4 4 4
分
配
4 4 4 4 04 0 0 50 5 5 5 5 5
• 常见的写操作策略有两种： 1、全写法、写直达法（Write Through） 2、回写法、写回法（Write B法、写直达法（Write Through）：命中时，不仅写Cache， 也同时写入主存。使主存与Cache相关块内容始终保持一致。
优点：主存与Cache始终同步。 缺点：当CPU向主存写操作时， Cache无高速缓冲功能，降低了
Cache的写操作策略
2、回写法、写回法（Write Back）：命中需要将信息 写入主存时，暂时只写入 Cache，并不写入主存， Cache中的这个块作一个标记，只有当该块内容需要从 Cache中替换出来时，再一次性写入主存。
优点:减少对主存的写操作次数, 工作速度较快. 缺点:存在Cache与主存数据不一致的隐患.
Cache的功效。
Cache的写操作策略
2、回写法、写回法（Write Back）：Cache命中需要将信息写入主存 时，暂时只写入 Cache，并不写入主存，Cache中的这个块作一个 标记，只有当该块内容需要从Cache中替换出来时，再一次性写入 主存。
优点：减少对主存的写操作次数, 工作速度较快。 缺点：存在Cache与主存数据不一致的隐患。
情
2 2 2 2 72 7 7 7 7 7 67 6 6 26
2009年安徽省高考数学试题(文数)
计算机组成原理复习参考Ⅰ、考试题型一、填空（10分）二、选择（20分）三、名词解释（15分）四、简答题（20分）五、计算题（10分）(1、定点乘法、除法运算。
2、浮点的加法、减法运算)六、设计题（25分）（1、存储器的扩展方法。
2、指令的流程。
）Ⅱ、各章节复习内容第一章计算机系统概述1.计算机的性能指标。
(l)、运算速度①CPU的主频②字长。
③指令系统的合理性(2)存取速度(3)存储容量(4)I/O的速度2.诺依曼型计算机的主要设计思想，计算机的硬件组成及各组成的作用。
（1）将十进位改为二进位；（2）建立多级存储结构，由它容纳并指令程序；（3）机器要处理的程序和数据，均由二进制数码表示；（4）采用并行计算原理，即对一个数的各位同时进行处理。
存储器运算器控制器输入输出3.数字计算机和模拟计算机的特点。
电子计算机分为模拟式电子计算机和数字式电子计算机。
模拟式电子计算机问世较早，内部所使用的电信号模拟自然界的实际信号，因而称为模拟电信号。
模拟电子计算机处理问题的精度差；所有的处理过程均需模拟电路来实现，电路结构复杂，抗外界干扰能力极差数字式电子计算机是当今世界电子计算机行业中的主流，其内部处理的是一种称为符号信号或数字信号的电信号。
它的主要特点是“离散”，在相邻的两个符号之间不可能有第三种符号存在。
由于这种处理信号的差异，使得它的组成结构和性能优于模拟式电子计算机。
4.计算机软件和硬件的逻辑等价性的概念。
总之，随着大规模集成电路和计算机系统结构的发展，实体硬件机的功能范围不断在扩大。
第一级和第二级的边界范围，要向第三级乃至更高级扩展。
这是因为容量大、价格低、体积小、可以改写的只读存储器提供了软件固化的良好物质手段。
现在已经可以把许多复杂的、常用的程序制作成所谓固件。
就它的功能来说，是软件；但从形态来说，又是硬件。
其次，目前在一片硅单晶芯片上制作复杂的逻辑电路已经是实际可行的，这就为扩大指令的功能提供了物质基础，因此本来通过软件手段来实现的某种功能，现在可以通过硬件来直接解释执行。
计算机专业基础综合(计算机组成原理)模拟试卷4(题后含答案及解析)
计算机专业基础综合（计算机组成原理）模拟试卷4(题后含答案及解析)题型有：1. 单项选择题 2. 综合应用题单项选择题1-40小题，每小题2分，共80分。
下列每题给出的四个选项中，只有一个选项是最符合题目要求的。
1．下列关于相联存储器的说法中，错误的是( )。
A．相联存储器指的是按内容访问的存储器B．在实现技术相同的情况下，容量较小的相联存储器速度较快C．相联存储器结构简单，价格便宜D．在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降正确答案：C解析：此题考查相联存储器的基本概念。
知识模块：计算机组成原理2．下列关于DRAM和SRAM的说法中，错误的是( )。
I．SRAM 不是易失性存储器，而DRAM是易失性存储器Ⅱ．DRAM比SRAM集成度更高，因此读写速度也更快Ⅲ．主存只能由DRAM构成，而高速缓存只能由SRAM构成Ⅳ．与SRAM相比，DRAM由于需要刷新，所以功耗较高A．Ⅱ、Ⅲ幂口ⅣB．I、Ⅲ和ⅣC．I、Ⅱ和ⅢD．I、Ⅱ、Ⅲ和Ⅳ正确答案：D解析：SRAM和DRAM都属于易失性存储器，掉电就会丢失，故I错误。
SRAM的集成度虽然更低，但速度更快，因此通常用于高速缓存Cache，故Ⅱ错误。
主存可以用SRAM实现，只是成本高，故Ⅲ错误。
与SRAM相比，DRAM 成本低、功耗低，但需要刷新，故Ⅳ错误。
知识模块：计算机组成原理3．某机字长32位，主存容量1MB，按字编址，块长512 B，Cache共可存放16个块，采用直接映射方式，则Cache地址长度为( )。
A．11位B．13位C．18位D．20位正确答案：A解析：主存地址中除去主存字块标记的部分就是Cache地址，结构如下所示：而Cache地址的格式如下图所示：其中，块长512 B，主存按字(32位)编址，512 B／4 B=128=27，即块内字地址7位；Cache共可存放16个块，采用直接映射方式，24=16，即Cache字块地址4位。
2021年云南民族大学计算机应用技术专业《计算机组成原理》科目期末试卷A(有答案)
2021年云南民族大学计算机应用技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、对36位虚拟地址的页式虚拟存储系统，每页8KB，每个页表项为32位，页表的总容量为（）。
A.1MBB.4MBC.8MBD.32MB2、下列关于页式虚拟存储器的论述，正确的是（）。
A.根据程序的模块性，确定页面大小B.可以将程序放置在页面内的任意位置C.可以从逻辑上极大地扩充内存容量，并且使内存分配方便、利用率高D.将正在运行的程序全部装入内存3、在浮点机中，（）是隐藏的。
A.阶码B.数符C.尾数D.基数4、当定点运算发生溢出时，应（）。
A.向左规格化B.向右规格化C.舍入处理D.发出出错信息5、假设机器字长为8位（含两位符号位），若机器数DA日为补码，则算术左移一位和算术右移一位分别得（）。
A.B4H EDHB.F4H 6DHC.B5H EDHD.B4H 6DH6、下列有关总线定时的叙述中，错误的是（）。
A.异步通信方式中，全互锁协议最慢B.异步通信方式中，非互锁协议的可靠性最差C.同步通信方式中，同步时钟信号可由各设备提供D.半同步通信方式中，握手信号的采样由同步时钟控制7、某总线共有88根信号线，其中数据总线为32根，地址总线为20根，控制总线36根，总线工作频率为66MHz、则总线宽度为（），传输速率为（）A.32bit 264MB/sB.20bit 254MB/sC.20bit 264MB/sD.32bit 254MB/s8、假定编译器对高级语言的某条语句可以编译生成两种不同的指令序列，A、B和C三类指令的CPl和执行两种不同序列所含的三类指令条数见下表。
则以下结论错误的是（）。
I.序列一比序列二少l条指令Ⅱ.序列一比序列二的执行速度快Ⅲ.序列一的总时钟周期数比序列二多1个Ⅳ.序列一的CPI比序列二的CPI大A.I、llB.1、ⅢC. ll、1VD.Ⅱ9、完整的计算机系统应该包括（）。
A.运算器、存储器、控制器B.外部设备和主机C.主机和应用程序D.主机、外部设备、配套的软件系统10、关于微指令操作控制字段的编码方法，下面叙述正确的是（）。
Cache的基本知识
5.2 Cache 基本知识
75%×(1＋1.99%×50)＋ 平均访存时间混合＝75%×(1＋1.99%×50)＋ 25%×(1＋ 1.99%× 25%×(1＋1＋1.99%×50) (75%×1.995)＋(25%× ＝(75%×1.995)＋(25%×2.995) 1.496＋0.749＝ ＝1.496＋0.749＝2.24 3. 程序执行时间 CPU时间 (CPU执行周期数 存储器停顿周期数) 时间＝ 执行周期数＋ CPU时间＝(CPU执行周期数＋存储器停顿周期数) ×时钟周期时间 其中， 其中， 存储器停顿周期数＝访存次数×失效率× 存储器停顿周期数＝访存次数×失效率× 失效开销
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5．两种写策略的比较 ◆ 写回法的优点：速度快，所使用的存储器频 写回法的优点 速度快， 优点： 带较低； 带较低； ◆ 写直达法的优点：易于实现，一致性好。 写直达法的优点 易于实现，一致性好。 优点：
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5.2 Cache 基本知识
6. 写缓冲器 7. “写”操作时的调块 ◆ 按写分配(写时取) 按写分配(写时取) 写失效时， 写失效时，先把所写单元所在的块调入 Cache，再行写入。 Cache，再行写入。 ◆ 不按写分配(绕写法) 不按写分配(绕写法) 写失效时，直接写入下一级存储器而不调块。 写失效时，直接写入下一级存储器而不调块。 8. 写策略与调块 写回法 ── 按写分配 写直达法 ── 不按写分配
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5.2 Cache 基本知识
2. 直接映象
◆ 直接映象：主存中的每一块只能被放置到 直接映象：
Cache中唯一的一个位置。 Cache中唯一的一个位置。 中唯一的一个位置 举例 循环分配) (循环分配) ◆ 对比：阅览室位置 ── 只有一个位置可 对比： 以坐 ◆ 特点：空间利用率最低，冲突概率最高， 特点：空间利用率最低，冲突概率最高， 实现最简单。 实现最简单。 ◆ 对于主存的第i 块，若它映象到Cache的第 若它映象到Cache Cache的第 j 块，则: j＝i mod (M ) Cache的块数 的块数） （M为Cache的块数）
高速缓冲存储器cache
高速缓冲存储器cache程序的访问局部性程序的访问局部性定义在较短时间间隔内，程序产生的地址往往聚集在很小的一段地址空间内。
具体体现有两方面：时间局部性：被访问的某一存储单元，在一个较短的时间间隔内可能被再次访问；空间局部性：被访问的存储单元的邻近单元在一个较短的时间间隔内，可能也会被访问。
产生访问局部性的原因程序是由指令和数据组成的。
指令在主存中是按序存放的，存储单元是连续的，地址也是连续的，循环结构程序段或函数等子程序段再较短时间间隔内可能被重复执行，因此，指令的访问具有明显的局部化特性；数据在主存中的也是按序连续存放的，尤其是数组元素，常常被按序重复访问，因此，数据的访问也具有明显的局部化特性。
命中(Hit)：若CPU访问单元所在的块在cache中，则称为命中。
命中的概率称为命中率(Hit Rate)，是命中次数与访问总次数之比。
命中时，CPU在cache直接存取信息，所用的时间开销为cache的访问时间，称为命中时间(Hit Time)。
缺失(Miss)：若CPU访问单元所在的块不在cache中，则称为不命中或缺失，缺失的概率称为缺失率(Miss Rate)，是缺失次数与访问总次数之比。
缺失时，需要从主存读取一个主存块送cache，同时将所需信息送CPU，所用的时间开销为主存访问时间和cache访问时间之和。
通常将从主存读入一个主存块到cache的时间称为缺失损失(Miss Penalty)。
CPU在cache—主存层次的平均访问时间为。
由于程序访问的局部性特定，cache的命中率可以达到很高，接近于1，因此，即使Miss Penalty 远远大于Hit Time，但最终的平均访问时间仍可接近cache的访问时间。
cache工作流程程序执行中过程中，需要从主存取指令或读数据时，先检查cache是否命中，若命中，则直接从cache中读取信息送CPU进行运算，而不用访问主存储器；若缺失，则将访问地址内的数据送CPU进行运算，同时将当前访问的主存块复制到cache中。
计算机组成原理名词解释
主机：CPU、存储器和输入输出接口合起来构成计算机的主机。
CPU：中央处理器，是计算机的核心部件，由运算器和控制器构成。
运算器：计算机中完成运算功能的部件，则ALU 和寄存器构成。
外围设备：计算机的输入输出设备，包括输入设备、输出设备和外存储设备。
数据：编码形式的各种信息，在计算机中作为程序的操作对象。
指令：构成计算机软件的基本元素，表示成二进制数编码的操作命令。
透明：在计算机中，从某个角度看不到的特性称该特性是透明的。
位：计算机中的一个二进制的数据代码（0或1），是数据的最小表示单位。
字：数据运算和存储单位，其位数取决于计算机。
字节：衡量数据量以及存储器容量的基本单位，1字节等于8位二进制信息。
字长：一个数据字包含的位数，一般为8位、16位、32位和64位等。
地址：给主存储器不同的存储位置指定的一个二进制编号。
存储器：计算机中存储程序和数据的部件，分为内存和外存两种。
存储器的访问：对存储器中数据的读操作和写操作。
总线：计算机中连接功能单元的公共线路，是一束信号线的集合。
硬件：由物理元器件构成的系统，计算机硬件是一个能够执行指令的设备。
软件：由程序构成的系统，分为系统软件和应用软件两种。
兼容：计算机部件的通用性。
操作系统：主要的系统软件，控制其他程序的运行，管理系统资源并且为用户提供操作界面。
汇编程序：将汇编语言程序翻译成机器语言程序的计算机软件。
汇编语言：采用文字方式（助记符）表示的程序设计语言，其中大部分指令和机器语言中的指令一一对应。
编译程序：将高级语言的程序转换成机器语言程序的计算机软件。
解释程序：解释执行高级语言程序的计算机软件，，解释并执行源程序的语句。
系统软件：计算机系统的一部分，进行命令解释、操作管理、系统维护、网络通信、软件开发和输入输出管理的软件。
应用软件：完成应用功能的软件，专门为解决某个应用领域中的具体任务而编写。
指令流：在计算机的存储器与CPU之间形成的不断传递的指令序列。
高速缓存一致性协议MESI与内存屏障
⾼速缓存⼀致性协议MESI与内存屏障⼀、CPU⾼速缓存简单介绍 CPU⾼速缓存机制的引⼊，主要是为了解决CPU越来越快的运⾏速度与相对较慢的主存访问速度的⽭盾。
CPU中的寄存器数量有限，在执⾏内存寻址指令时，经常需要从内存中读取指令所需的数据或是将寄存器中的数据写回内存。
⽽CPU对内存的存取相对CPU⾃⾝的速度⽽⾔过于缓慢，在内存存取的过程中CPU只能等待，机器效率太低。
为此，设计者在CPU与内存之间引⼊了⾼速缓存。
CPU中寄存器的存储容量⼩，访问速度极快；内存存储容量很⼤，但相对寄存器⽽⾔访问速度很慢。
⽽⾼速缓存的存储⼤⼩和访问速度都介于⼆者之间，作为⼀个缓冲桥梁来填补寄存器与主存间访问速度过⼤的差异。
引⼊⾼速缓存后，CPU在需要访问主存中某⼀地址空间时，⾼速缓存会拦截所有对于内存的访问，并判断所需数据是否已经存在于⾼速缓存中。
如果缓存命中，则直接将⾼速缓存中的数据交给CPU；如果缓存未命中，则进⾏常规的主存访问，获取数据交给CPU的同时也将数据存⼊⾼速缓存。
但由于⾼速缓存容量远⼩于内存，因此在⾼速缓存已满⽽⼜需要存⼊新的内存映射数据时，需要通过某种算法选出⼀个缓存单元调度出⾼速缓存，进⾏替换。
由于对内存中数据的访问具有局部性，使⽤⾼速缓存能够极⼤的提⾼CPU访问存储器的效率。
⼆、⾼速缓存⼀致性问题⾼速缓存与内存的⼀致性问题 ⾼速缓存在命中时，意味着内存和⾼速缓存中拥有了同⼀份数据的两份拷贝。
CPU在执⾏修改内存数据的指令时如果⾼速缓存命中，只会修改⾼速缓存中的数据，此时便出现了⾼速缓存与内存中数据不⼀致的问题。
这个不⼀致问题在早期单核CPU环境下似乎不是什么⼤问题，因为所有的内存操作都来⾃唯⼀的CPU。
但即使是单核环境下，为了减轻CPU在I/O时的负载、提⾼I/O效率，先进的硬件设计都引⼊了DMA机制。
DMA芯⽚在⼯作时会直接访问内存，如果⾼速缓存⾸先被CPU 修改和内存不⼀致，就会出现DMA实际写回磁盘的内容和程序所需要写⼊的内容不⼀致的问题。
计算机组成原理习题及答案
1.主存的性能指标有哪些？
存储容量，存取时间，存储周期，存储器带宽。
存取时间，存储周期，存储器带宽反映了主存的速度指标。
这个二进制代码位是存储器中最小的存储单位，称为存储位元。由若干个存储位元组组成一个存储单元，然后再由许多存储单元组成一个存储器。
1.设有一个具有20位地址和32位字长的存储器，问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由512K*8位SRAM芯片组成，需要多少片？
（3）需要多少位地址做芯片选择？
解：（1）220*32/8=222=4M字节
（2）（1024K*32）/（512K*8）=2*4=8片
（3）1位
响应时间 表征从输入到系统产生响应之间的时间度量，用时间单位来度量。
利用率 在给定的时间间隔内系统被实际使用的时间所占比率，用百分比表示。
处理机字长 指处理机运算器中一次能够完成二进制运算的位数，
总线宽度 一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量 存储器中所有存储单元的总数目。
通常把取指令的一段时间叫做取值周期，而把执行指令的一段时间叫做执行周期。
把运算器和控制器合在一起称为中央处理机，简称CPU。目前存储器也放入到CPU芯片中，称为中央处理器。
系统总线是构成计算机系统的骨架，是多个系统部件之间进行数据传送的公共通路。
计算机是由运算器、存储器、控制器、适配器、总线和输入/输出设备组成的。
7.某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。现在再用一个RAM芯片（8K*8）形成40K*16位的RAM区域，起始地址为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线为A15 -A0，数据总线为D15 -D0，控制信号为R/W（读/写），MREQ（访存），要求：
自考计算机科学与技术之系统结构简答题
简答题(本大题共5小题，每小题6分，共30分)1.什么是虚拟存储器？它有什么特点和作用？答：虚拟存储器是以主存与辅存为根据建立起来的一种存储体系，它使得程序能够像访问主存储器一样访问外部存储器。
虚拟存储器的地址空间可以大到CPU 勺最大寻址范围。
为了提高平均访存速度，将虚拟地址空间中访问最频繁的一小部分寻址范围映像到主存储器，其余的地址空间映像到外存储器，这样使得存储系统既具有外存的容量，又有接近于主存的访问速度。
2.并行处理计算机除分布处理、MPP口机群系统外，还有哪4种基本结构？及他们各自解决的基本问题？答：流水线计算机，阵列处理机，多处理机，数据流计算机。
流水线计算机解决拥塞控制，冲突防止，分支处理，指令和数据的相关处理，流水线重组，中断处理，流水线调度以及作业顺序的控制等。
阵列处理机解决处理单元灵活、规律的互连模式和互联网络设计，存储器组织，数据在存储器中的分布算法，针对具体应用题目的高效并行算法等问题，尽可能将标量循环运算转成向量运算以消除循环，避免相关。
多处理机解决处理机间互连和存储器组织等硬件结构，存储管理，资源分配，任务分解，系统死锁的防止，进程间的通讯和同步，多处理机的调度，系统保护等操作系统，高效并行算法和并行语言的设计等问题。
数据流计算机主要研究合适的硬件组织和结构，数据流程序图，能高效并行执行数据流语言以及解决目前数据流机存在的某些问题。
3.简述超长指令机系统设计的基本原则。
答：超长指令机系统设计的原则：(1)设立单一的控制流，只有一个控制器，每个时钟周期启动一条长指令；(2)超长指令字被分成多个控制字段，每个字段直接独立地控制每个功能部件；(3)含有大量的数据流通路和功能部件，由于编译器在编译时间已考虑可能出现的数据相关，故控制硬件简单；(4)在编译阶段完成超长指令中多个可并行操作的调度。
4.以IBM37(为例说明为什么把中断分类以及分成几类。
答：为处理一个中断请求，要调出相应的中断处理程序，如果中断源数少，则可用中断系统硬件直接形成相应中断服务程序入口，但对中大型多用途机器，中断源数目很多，若为每个中断源单独形成入口，不仅硬件实现难，代价大，而且在中断处理上没有必要，因不少中断源性质比较接近，可归成几类，这样可以对每类给定一个中断服务程序入口，再由软件分支转入相应中断处理部分，这样可以大大简化形成中断处理程序入口地址形成硬件。
2024考研408计算机基础综合真题及解析
选择2024考研408计算机基础综合真题及解析题数据结构1.一个带头结点的链表L，指针p 指向中间的一个链表结点（不是第一个和最后一个结点）。
q=p->next,p->next=q->next,q->next=L->next,L->next=q。
这段代码的功能是（）。
C.将p 结点移动到表头D.将q 结点移动到表头3.p、q、v 都是二叉树T 中的结点，二叉树T 的中序遍历位…2.表达式x+y*（z-u）/v 的等价后缀：A.xyzu-*v/+ B.xuzu-v/*+C.+x/*y-zuv D.+x*y/-zuv,p,v,q,…，其中v有两个孩子结点，则（）。
A.p 没右孩子，q 没左孩子B.p 没右孩子，q 有左孩子C.p 有右孩子，q 没左孩子D.p 有右孩子，q 有左孩子5.不适用于折半查找的是（）I 有序链表 II 无序数组III 有序静态链表 IV 无序静态链表答案：全选I、II、III、IV6.KMP 算法使用修正后的next 数组进行模式匹配，模式串s："aabaab"，主串中某字符与s 中某字符失去配对时，s 右滑最长距离为：A.5 B.4 C.3 D.27.二叉搜索树中K1、K2、K3是结点的关键字、三角形表示子树。
则子树T 中任意结点保存的关键字x 满足（）。
A.B.C.D.8X<K1X>K2K1<x<K3 K3<x<K2.使用快速排序算法对含N 个元素的数组M 进行排序，若第一趟排序将除枢轴外的N-1个元素划分为P 和Q 两个部分，则下列叙述中，正确的是（）。
A.B.C.D.9P 和Q 块间有序P 和Q 均块内有序P 和Q 的元素个数大致相等P 和Q 中均不存在相等的元素.大根堆初始序列为28,22,20,19,8,12,15,5，对该堆进行两次删除操作后，得到的新堆是（）。
A.20,19,15,12,8,5B.20,19,15,5,8,12C.20,19,12,15,8,5D.20,19,8,12,15,510.初始有三个升序序列(3,5)、(7,9)、(6)，采用二路归并，则关键字比对次数时（）。
2022年新疆财经大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)
2022年新疆财经大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、若单译码方式的地址输入线为6，则译码输出线有（）根，那么双译码方式有输出线（）根。
A.64，16B.64，32C.32，16D.16，642、假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用写回（Write Back）方式，则能存放4K字数据的Cache的总容量的位数至少是（）。
A.146KB.147KC.148KD.158K3、十进制数-0.3125的8位移码编码为（）。
A.D8HB.58HC.A8HD.28H4、在补码一位乘中，若判断位Y n Y n+1=01，则应执行的操作为（）。
A.原部分积加[-x]补，然后右移一位B.原部分积加[x]补，然后右移一位C.原部分积加[-x] 补，然后左移一位D.原部分积加[x]补，然后左移一位5、某字长为8位的计算机中，已知整型变量x、y的机器数分别为[x]补=11110100，[y] 补=l0110000。
若整型变量z=2x+y/2，则z的机器数为（）。
A.11000000B.00100100C.10101010D.溢出6、关于总线的叙述，下列说法正确的是（）。
I.总线忙信号由总线控制器建立II.计数器定时查询方式不需要总线同意信号III.链式查询、计数器查询、独立请求方式所需控制线路由少到多排序是：链式查询、独立请求方式、计数器查询A.仅I、IIIB.仅II，IIIC.仅IIID.仅II7、按数据传送格式，总线常被划分为（）。
A.并行总线与串行总线B.同步总线与异步总线C.系统总线与外总线D.存储总线与I /O总线8、假定机器M的时钟频率为200MHz，程序P在机器M上的执行时间为12s。
对P优化时，将其所有乘4指令都换成了一条左移两位的指令，得到优化后的程序P。
若在M上乘法指令的CPl为102，左移指令的CPl为z，P的执行时间是P”执行时间的1.2倍，则P中的乘法指令条数为（）。
2021年天津理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)
2021年天津理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、零地址双操作数指令不需要指出操作数地址，这是因为（）。
A.操作数已在数据缓冲寄存器中B.操作数隐含在累加器中C.操作数地址隐含在堆栈指针中D.利用上一条指令的运算结果进行操作2、下列关于各种寻址方式获取操作数快慢的说法中，正确的是（）。
I.立即寻址快于堆栈寻址Ⅱ.堆栈寻址快于寄存器寻址Ⅲ.寄存器一次间接寻址快于变址寻址Ⅳ.变址寻址快于一次间接寻址A. I、IVB.Ⅱ、ⅢC.I、Ⅲ、IVD.Ⅲ、Ⅳ3、若x=103，y=-25，则下列表达式采用8位定点补码运算时，会发生溢出的是（）。
A.x+yB.-x+yC.x-yD.x-y4、十进制数-0.3125的8位移码编码为（）。
A.D8HB.58HC.A8HD.28H5、某数采用IEEE754标准中的单精度浮点数格式表示为C6400000H，则该数的值是（）。
A.-1.5×213B.-1.5×212C.-0.5×213D.-0.5×2126、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x 对应的存储单元地址。
若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（）。
A.0B.1C.2D.347、某C语言程序段如下：for（i=0；i<9；i++）{temp=1；for（j=0；j<=i；j++）temp+=a[J]；sum+=temp；}下列关于数组a的访问局部性的描述中，正确的是（）。
A.时间局部性和空间局部性皆有B.无时间局部性，有空间局部性C.有时间局部性，无空间局部性D.时间局部性和空间局部性皆无8、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。
计算机体系结构问答题第5章
第5章存储层次1. 单级存储器的主要矛盾是什么？通常采取什么方法来解决？主要矛盾：(1) 速度越快，每位价格就越高。
(2) 容量越大，每位价格就越低。
(3) 容量越大，速度越慢。
采取多级存储层次方法来解决。
2. 评价存储层次的主要参数有哪些？存储层次的平均每位价格、命中率或失效率、平均访问时间。
3. “Cache-主存”和“主存-辅存”层次的主要区别是什么？4. 在存储层次中应解决哪四个问题？（1）映像规则：当把一个块调入高一层存储器时，可以放到哪些位置上。
（2）查找算法：当所要访问的块在高一层存储器中时，如何找到该块。
（3）替换算法：当发生失效时，应替换哪一块。
（4）写策略：当进行写访问时，应进行哪些操作。
5. 地址映像方法有哪几种？它们各有什么优缺点？（1）全相联映像。
实现查找的机制复杂，代价高，速度慢。
Cache空间的利用率较高，块冲突概率较低，因而Cache的失效率也低。
（2）直接映像。
实现查找的机制简单，速度快。
Cache空间的利用率较低，块冲突概率较高，因而Cache的失效率也高。
（3）组相联映像。
组相联是直接映像和全相联的一种折中。
6. 组相联Cache比相同容量的直接映像Cache的失效率低。
由此是否可以得出结论：采用组相联Cache一定能带来性能上的提高？为什么？不一定。
因为组相联命中率的提高是以增加命中时间为代价的，组相联需要增加多路选择开关。
7. Cache中，有哪两种实现并行查找的方法？（1）用相联存储器实现。
（2）用单体多字存储器和比较器来实现。
8. 替换算法有哪几种？它们各有什么优缺点？（1）随机法：简单、易于用硬件实现，但这种方法没有考虑Cache块过去被使用的情况，反映不了程序的局部性，所以其失效率比LRU的高。
（2）先进先出法：容易实现。
它虽然利用了同一组中各块进入Cache的顺序这一“历史”信息，但还是不能正确地反映程序的局部性。
（3）最近最少使用法LRU：失效率最低。
多级cache回写法
多级cache回写法
多级缓存回写法是指在系统中使用多个层次的缓存，并且当数据发生变化时，确保各级缓存中的数据都能够及时更新，以保持一致性。
这样的设计通常用于提高系统性能和降低对底层存储系统的访问压力。
以下是一种可能的多级缓存回写法的示例：
1. 数据更新源：这是数据变更的来源，可以是数据库、文件系统等。
当数据发生变更时，系统首先更新这个数据源。
2. 一级缓存：这是最靠近数据源的缓存层。
在数据更新源发生变更时，首先更新一级缓存。
这可以是内存中的缓存，如内存数据库或缓存服务器。
这样，系统中的大多数读取请求都能够直接从一级缓存中获取，提高读取性能。
3. 二级缓存：如果一级缓存未命中，系统将尝试从二级缓存中获取数据。
二级缓存可能分布在不同的节点或服务器上，形成一个分布式缓存系统。
在这一级别，缓存的更新可能会相对频繁，但仍然需要保持高性能。
4. 三级缓存及更多级别：如果二级缓存也未命中，系统可以尝试从更低级别的缓存获取数据，直到达到最底层的存储系统。
每个缓存层次的容量可能逐渐增大，但访问速度相对较慢。
5. 回写机制：当数据源发生变更时，系统会通过一种回写机制，将变更同步到各级缓存中。
这可以通过异步或同步的方式进行，具体取决于系统的设计和性能要求。
异步回写可以提高写入性能，但
可能会导致缓存中的数据不一致，而同步回写可以保证一致性，但可能对性能产生一定影响。
这种多级缓存回写法的设计需要根据具体应用场景和性能需求进行调整。
在实际应用中，可以根据数据的访问模式、更新频率以及系统的性能要求来选择合适的缓存策略和回写机制。
微型计算机原理与接口技术第五课后答案
第五章1. 静态RAM 与动态RAM 有何区别？答：（1）静态RAM 内存储的信息只要电源存在就能一直保持，而动态RAM 的信息需要定时刷新才能保持（2）静态RAM 的集成度比较低，运行速度快，而动态RAM 的集成度高，运行相对较慢（3）静态RAM 造价成本高，动态RAM 价格便宜2. ROM 、PROM 、EPROM 、EEPROM 在功能上各有何特点？答：ROM 是只读存储器，根据写入方式的不同可以分为四类：掩膜型ROM 、PROM 、EPROM 和EEPROM 。
掩膜型ROM 中信息是厂家根据用户给定的程序或数据，对芯片图形掩膜进行两次光刻而写入的，用户对这类芯片无法进行任何修改。
PROM 出厂时，里面没有信息，用户采用一些设备可以将内容写入PROM ，一旦写入，就不能再改变了，即只允许编程一次。
EPROM 可编程固化程序，且在程序固化后可通过紫外光照擦除，以便重新固化新数据。
EEPROM 可编程固化程序，并可利用电压来擦除芯片内容，以重新编程固化新数据。
3. DRAM 的CAS 和RAS 输入的用途是什么？ 答：CAS 为列地址选通信号，用于指示地址总线上的有效数据为列地址；RA 行地址选通信号，用于指示地址总线上的有效数据为列地址。
S 为4. 什么是Cache ？作用是什么？它处在微处理机中的什么位置？答：Cache 也称为高速缓存，是介于主存和CPU 之间的高速小容量存储器。
为了减少CPU 与内存之间的速度差异，提高系统性能，在慢速的DRAM 和快速CPU 之间插入一速度较快、容量较小的SRAM ，起到缓冲作用，使CPU 既可以以较快速度存取SRAM 中的数据，又不使系统成本上升过高，这就是Cache 的作用。
Cache 在微处理机中的位置如下图：5. 直接映像Cache 和成组相联Cache 的组成结构有什么不同？答：直接映象 Cache 是将主存储器中每一页大小分成和 Cache 存储器大小一致，Cache 中每一块分配一个索引字段以确定字段，这样可以通过一次地址比较即可确定是否命中，但如果频繁访问不同页号主存储器时需要做频繁的转换，降低系统性能；成组相联Cache 内部有多组直接映象的 Cache ，组间采用全关联结构，并行地起着高速缓存的作用。
cache的出现是基于两种因素
Cache的出现是基于两种因素：首先，是由于CPU的速度和性能提高很快而主存速度较低且价格高，第二就是程序执行的局部性特点。
因此，才将速度比较快而容量有限的SRAM构成Cache，目的在于尽可能发挥CPU的高速度。
很显然，要尽可能发挥CPU的高速度就必须用硬件实现其全部功能。
Cache与主存之间可采取多种地址映射方式，直接映射方式是其中的一种。
在这种映射方式下，主存中的每一页只能复制到某一固定的Cache页中。
由于Cache块(页)的大小为16B，而Cache容量为16KB。
因此，此Cache可分为1024页。
可以看到，Cache的页内地址只需4位即可表示；而Cache的页号需用10位二进制数来表示；在映射时，是将主存地址直接复制，现主存地址为1234E8F8(十六进制)，则最低4位为Cache的页内地址，即1000，中间10位为Cache的页号，即1010001111。
Cache的容量为16KB决定用这14位编码即可表示。
题中所需求的Cache的地址为10100011111000。
Cache中的内容随命中率的降低需要经常替换新的内容。
替换算法有多种，例如，先入后出(FILO)算法、随机替换(RAND)算法、先入先出(FIFO)算法、近期最少使用(LRU)算法等。
这些替换算法各有优缺点，就以命中率而言，近期最少使用(LRU)算法的命中率最高。
浏览器缓存缓存用于存储一些临时的文件。
在浏览网页的过程中，网页会自动存储在用户的硬盘上。
下次再浏览相同的网站的时候，系统会自动从硬盘中调出该网页，既节省了时间也减少了网络的交换。
用户可以自行设定缓存方便其上网的需要。
电脑中还存在高速缓冲存储器和硬盘缓存。
缓存的种类：本地服务器缓存、网页缓存、硬盘缓存、一级高速缓存、二级高速缓存。
cache是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现，或者集成到CPU芯片内部，存储CPU最经常访问的指令或者操作数据。
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cache回写法-回复
什么是cache回写法？
在计算机领域中，缓存回写法（Cache Write-back）是一种常见的缓存性能优化策略。
缓存是一种高速存储器，用于暂时保存经常使用的数据，以便更快地访问它们。
回写法是指在数据修改后仅将更新后的数据写入缓存，而不是立即写回主存储器。
这种方法可以提高系统性能并减少内存访问次数。
在理解缓存回写法之前，我们需要了解缓存的工作原理。
计算机中的缓存是位于CPU和主存储器之间的高速存储器。
当CPU需要读取或写入数据时，它首先检查缓存中是否存在所需的数据。
如果数据存在于缓存中，称为缓存命中（Cache Hit），CPU可以直接从缓存中读取或写入数据，并避免访问较慢的主存储器。
如果数据不在缓存中，称为缓存未命中（Cache Miss），CPU必须访问主存储器来获取所需的数据。
在缓存回写法中，当CPU需要写入数据时，它首先检查缓存中是否存在要写入的位置。
如果该位置已经被缓存，则CPU直接在缓存中修改数据。
当缓存满时，如果发生缓存未命中，CPU需要选择一个可替换的缓存行，并决定是否将替换的数据写回主存储器。
这取决于缓存的写策略，其中包括写回法和写直达法。
在写直达法中，每当发生缓存未命中时，CPU都会立即将数据写回主存储器。
这确保了数据的一致性，但可能会降低系统性能，因为频繁的内存访问可能会导致较慢的主存储器延迟。
与之相反，缓存回写法将延迟写回主存储器的操作。
当缓存发生替换并且需要写回主存储器时，只将修改后的数据写入缓存，不立即写回主存储器。
这样，如果其他操作需要访问这个位置的数据，它们可以直接从缓存中读取。
只有在缓存行需要被替换时，才将最新的数据写回主存储器。
缓存回写法的主要好处是减少了对主存储器的访问次数，提高了系统的响应速度和整体性能。
在许多情况下，大量的数据修改可能只会在缓存中进行，而不会导致频繁的内存访问。
只有当缓存行发生替换时，数据才会被写回主存储器，这减轻了对内存带宽的需求。
然而，缓存回写法也存在一些潜在的问题。
首先，延迟写回主存储器可能导致数据的不一致。
如果CPU决定在缓存行替换之前不立即写回数据，则如果系统崩溃或发生错误，缓存中的数据可能会与主存储器不一致。
因此，缓存回写法需要一些机制来确保数据的一致性。
其次，缓存回写法增加了硬件的复杂性和成本。
需要额外的电路来跟踪哪些缓存行已经被修改，需要写回和处理缓存一致性的问题。
这些额外的开销可能会对系统的性能和成本产生一定的影响。
综上所述，缓存回写法是一种提高计算机系统性能的常见方法。
通过延迟将数据写回主存储器，可以减少内存访问次数并提高系统的响应速度。
尽管在一些场景中可能存在数据一致性和硬件复杂性的问题，但缓存回写法仍然是一种重要的优化技术，被广泛应用于计算机体系结构设计中。