数字电子技术第六章
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《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
精品课件-数字电子技术-第6章
X(t)=X(∞)+［X(0+)－X(∞)］e－t/τ (6.1.1) 或
t ln X () X (0 )
X () X (t)
(6.1.2)
第6章 脉冲波形的产生与变换
6.2 施密特触发器
6.2.1 施密特触发器的特点
施密特触发器的主要特点如下：
(1) 施密特触发器具有两个稳定状态。
(2) 施密特触发器具有两个翻转电平，即对正向和反向
当ui从高电平逐渐下降，并且降到 只有0.7 V左右时， iC1开始减小，于是又出现了另一个正反馈过程：
从而使电路迅速返回V1截止、V2饱和导通的状态。
第6章 脉冲波形的产生与变换
同时，由于R3<R2，因而就使得施密特触发器存在回差电
压。如果用 U及 U分 别表示V1由截止变为导通时的输入电
压及V1由导通变为截止时的输入电压，则可得到电路的回差电 压为
增长的输入信号，电路的触发转换电平不同，电路具有回差特
性，如图6.2.1所示。回差电压为
ΔU=U+－U－
(6.2.1)
第6章 脉冲波形的产生与变换
(3) 在电路状态转换时，通过电路内部的正反馈过程使 输出波形的边沿变得很陡。
图 6.2.1 施密特触发器的回差特性
第6章 脉冲波形的产生与变换
6.2.2 门电路构成的施密特触发器 1. 结构及符号 图6.2.2(a)给出了一个用门电路构成的施密特触发器的
U U U
(6.2.5)
图6.2.5给出了7413的电压传输特性。
第6章 脉冲波形的产生与变换
图 6.2.5 集成施密特7413的电压传输特性
第6章 脉冲波形的产生与变换
第6章 脉冲波形的产生与变换
t ln X () X (0 )
X () X (t)
(6.1.2)
第6章 脉冲波形的产生与变换
6.2 施密特触发器
6.2.1 施密特触发器的特点
施密特触发器的主要特点如下：
(1) 施密特触发器具有两个稳定状态。
(2) 施密特触发器具有两个翻转电平，即对正向和反向
当ui从高电平逐渐下降，并且降到 只有0.7 V左右时， iC1开始减小，于是又出现了另一个正反馈过程：
从而使电路迅速返回V1截止、V2饱和导通的状态。
第6章 脉冲波形的产生与变换
同时，由于R3<R2，因而就使得施密特触发器存在回差电
压。如果用 U及 U分 别表示V1由截止变为导通时的输入电
压及V1由导通变为截止时的输入电压，则可得到电路的回差电 压为
增长的输入信号，电路的触发转换电平不同，电路具有回差特
性，如图6.2.1所示。回差电压为
ΔU=U+－U－
(6.2.1)
第6章 脉冲波形的产生与变换
(3) 在电路状态转换时，通过电路内部的正反馈过程使 输出波形的边沿变得很陡。
图 6.2.1 施密特触发器的回差特性
第6章 脉冲波形的产生与变换
6.2.2 门电路构成的施密特触发器 1. 结构及符号 图6.2.2(a)给出了一个用门电路构成的施密特触发器的
U U U
(6.2.5)
图6.2.5给出了7413的电压传输特性。
第6章 脉冲波形的产生与变换
图 6.2.5 集成施密特7413的电压传输特性
第6章 脉冲波形的产生与变换
第6章 脉冲波形的产生与变换
《数字电子技术--刘汉华》第6章 时序逻辑电路
0100 /1 /1
/0 1101
/0 1100
/C
1000
0111
0110
/0
/0
/0
能够自启动的时序电路。
0101
触发器的状态 时钟信号 输出
clk(clk0 ) Q3 Q2 Q1 Q0 clk3clk2 clk1 C
0 0000000 0
0001101 0
0 0 10 01 0 0
00111110 01000000 01011010 01100100 01111110 10000000 10011011 0 00 00 0 0 0
RD为清零端
此寄存器为并行输入/并行输出 方式。在CLK↑时，将D0 ～ D3 数据存入，与此前后的D状态 无关，而且由异步置零（清零） 功能。
图6.3.2
二 、移位寄存器 首先是寄存器，然后是移位。 1.由D触发器构成的4位移位寄存器（右移）： 电路如图6.3.3所示。
图6.3.3
分析： 驱动方程： 状态方程：
时序逻辑电路的分析： 给定时序电路
找出该电路的逻辑功能
即找出在输入和CLK作用下，电路的次态和输出。
步骤：
11（.. 写从也给就驱定是动的存方逻储程辑电路电中路每图个中触写发出器每输个入触信发号器的的逻驱辑动函方数程
式）；
2可2..把写以得状得到到态的每方驱个程动触方发程器代的入状相态应方触程发，器由的这特些性状方态程方中程，得就
状态用ql
q1表示。
部 输
原状态:
q l
…
q 1
入状
外
新状态： q … q*
态
l
1
三、描述其逻辑功能的方程组
变 量
数字电子技术第6章
uO2＝0。
暂稳态
4. 参数计算 输出脉冲宽度
5.电路的改进
RC微分电路
tw≈0.7RC
uI的宽图度6-4很微宽分型时单，稳在态输电入路端的改加进一电个路RC微分电路，由 暂稳态返回到稳态时，由于门G1被uI封住了，会使 uO2的下降沿变缓 。
6.2.2 集成单稳态触发器
集成单稳态触发器有两种类型，非重触发型和可重触发型。 非重触发型一次触发，产生一个暂稳态；可重触发型，可多 次触发，延长其暂稳态时间 1.非重触发单稳态触发器
当正触发脉冲uI到来时，门G1输出uO1由1变为0。 暂稳态时，uO1＝0，uO2＝1 (3)电路自动返回到稳定状态
充电路径
低
高
低
低
3. 波形图
由暂稳态自动 返回稳态
稳 态
C充电，uA升高，当 uA=UTH时，G2的输 出uO2由1变为0。G1 输入触发信号已经撤 除，G1的输出状态 只由uO2决定，G1又 返回到UOH。uA随之 向正方向跳变，加速 了G2的输出向低电 平变化。最后使电路 退出暂稳态而进入稳 态，此时uO1＝1，
t<t1时， uI=0，所以
uO=0
当t>t1，uI保持 ，C 充电uC按指数规律 加，uO相应下降。τ 很小，充电很快结
束，uO下降到零。 对应输入电压的正
跳变，输出一个正
尖脉冲。
2.工作原理
当t=t2时uI丛+V 跳变到0，输入 端相当于短路。 由于电容端电压 不能突变，所以 uO= - uC= -V ， 输出波形产生一 负跳变。
输入
输出
说明
RD A B
Q
Q
0×× 0
1
稳定状态
×1 × 0
暂稳态
4. 参数计算 输出脉冲宽度
5.电路的改进
RC微分电路
tw≈0.7RC
uI的宽图度6-4很微宽分型时单，稳在态输电入路端的改加进一电个路RC微分电路，由 暂稳态返回到稳态时，由于门G1被uI封住了，会使 uO2的下降沿变缓 。
6.2.2 集成单稳态触发器
集成单稳态触发器有两种类型，非重触发型和可重触发型。 非重触发型一次触发，产生一个暂稳态；可重触发型，可多 次触发，延长其暂稳态时间 1.非重触发单稳态触发器
当正触发脉冲uI到来时，门G1输出uO1由1变为0。 暂稳态时，uO1＝0，uO2＝1 (3)电路自动返回到稳定状态
充电路径
低
高
低
低
3. 波形图
由暂稳态自动 返回稳态
稳 态
C充电，uA升高，当 uA=UTH时，G2的输 出uO2由1变为0。G1 输入触发信号已经撤 除，G1的输出状态 只由uO2决定，G1又 返回到UOH。uA随之 向正方向跳变，加速 了G2的输出向低电 平变化。最后使电路 退出暂稳态而进入稳 态，此时uO1＝1，
t<t1时， uI=0，所以
uO=0
当t>t1，uI保持 ，C 充电uC按指数规律 加，uO相应下降。τ 很小，充电很快结
束，uO下降到零。 对应输入电压的正
跳变，输出一个正
尖脉冲。
2.工作原理
当t=t2时uI丛+V 跳变到0，输入 端相当于短路。 由于电容端电压 不能突变，所以 uO= - uC= -V ， 输出波形产生一 负跳变。
输入
输出
说明
RD A B
Q
Q
0×× 0
1
稳定状态
×1 × 0
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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山东轻工业学院
4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
《数字电子技术》课件第六章
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
J 3 Q1nQ2n
___ ___
次态方程和时钟方程为 Q1n1 Q3n Q1n
___
Q2n1 Q2n
K3 1 CP1 CP CP2 CP1
___
Q3n1 Q1nQ2n Q3n
CP3 CP
由于各触发器仅在其时钟脉冲的下降沿动作，其余 时刻均处于保持状态，故在列电路的状态真值表时必须 注意。
(1) 当现态为000时，代入Q1和Q3的次态方程中，可
知在CP作用下Qn+1=1,
Q n 1 3
0
，
由于此时CP2=Q1,
Q1由
0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状
态， 即 Q2n1 Q2n 0 。 其次态为 001。
(2)
当现态为
001
时，
Q n1 1
0,
Q n1 3
0
，此
z Q1n
(2) 列出状态真值表。 假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 6－3 所示。
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所示。
图 6-8 例 3 状态迁移图
(4) 画出给定输入x序列的时序图。 根据给出的x序列， 由状态迁移关系可得出相应的次 态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出 为0； 然后将该节拍的次态作为下一节拍的现态， 根据输 入x和状态迁移关系得出相应的次态和输出， 即 01 作为第 二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此 作出给定x序列的全部状态迁移关系， 如下所示， 其箭头 表明将该节拍的次态作为下一节拍的现态。
【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章
果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
精品课件-数字电子技术-第6章
可导出
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
数字电子技术(第三版) 第6章
例 1 时序电路如图 6 - 1 所示，分析其功能。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
数字电子技术6章
(2)根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定
于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电
路当前的输入无关；或者根本就不存在独立设置的输出， 而以电路的状态直接作为输出。
6.2 时序逻辑电路的 分析方法
6.2.1 同步时序逻辑电路的分析方法 6.2.2 同步时序逻辑电路的描述方法 *6.2.3 异步时序逻辑电路的分析方法
• 方法：状态转换表、状态转换图、时序表
一、状态转换表
若将任何一组输入变量及电路初态的取值代入状态 方程和输出方程，即可算出电路的次态和现态下的输出 值；以得到的次态作为新的初态，和这时的输入变量取 值一起再代入状态方程和输出方程进行计算，又得到一 组新的次态和输出值。如此继续下去，把全部的计算结 果列成真值表的形式，就得到了状态转换表。
在时钟脉冲的作用下， 电路状态、输出状态随时间 变化的波形图叫做时序图。
勇于开始，才能找到成功的路
四、基本分析步骤：
1
电路图
判断电路 逻辑功能
时钟方程(可 2
省)、驱动方程
状态方程
和输出方程
状态图、 5 状态表、
SM图或时 序图
3 4
计算
五、分析举例：
例
同步时序电路中 1 时钟方程：CLK2 CLK1 CLK0 CLK 此方程可省略。
按照此规则，就可根据状态转换表或状态转换图画出 对应的SM图来。
S0到S5状态输出均为0，S6、S7状态输出为1，它们 的次态都是S0。
四、时序图
CLK Q3
00 10 20 30 41 51 61 70 01 10
Q2 Q1 Y
0 00 0 10 1 00 1 10 0 00 0 10 1 01 0 00 1 11 0 00
于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电
路当前的输入无关；或者根本就不存在独立设置的输出， 而以电路的状态直接作为输出。
6.2 时序逻辑电路的 分析方法
6.2.1 同步时序逻辑电路的分析方法 6.2.2 同步时序逻辑电路的描述方法 *6.2.3 异步时序逻辑电路的分析方法
• 方法：状态转换表、状态转换图、时序表
一、状态转换表
若将任何一组输入变量及电路初态的取值代入状态 方程和输出方程，即可算出电路的次态和现态下的输出 值；以得到的次态作为新的初态，和这时的输入变量取 值一起再代入状态方程和输出方程进行计算，又得到一 组新的次态和输出值。如此继续下去，把全部的计算结 果列成真值表的形式，就得到了状态转换表。
在时钟脉冲的作用下， 电路状态、输出状态随时间 变化的波形图叫做时序图。
勇于开始，才能找到成功的路
四、基本分析步骤：
1
电路图
判断电路 逻辑功能
时钟方程(可 2
省)、驱动方程
状态方程
和输出方程
状态图、 5 状态表、
SM图或时 序图
3 4
计算
五、分析举例：
例
同步时序电路中 1 时钟方程：CLK2 CLK1 CLK0 CLK 此方程可省略。
按照此规则，就可根据状态转换表或状态转换图画出 对应的SM图来。
S0到S5状态输出均为0，S6、S7状态输出为1，它们 的次态都是S0。
四、时序图
CLK Q3
00 10 20 30 41 51 61 70 01 10
Q2 Q1 Y
0 00 0 10 1 00 1 10 0 00 0 10 1 01 0 00 1 11 0 00
数字电子技术基础 第六章
图6. 3.28
图6.3.27电路的时序图
常见的 异步二进制加法器产品有4位的（如74LS293、 74LS393、74HC393）等、7位的（如CC4024等）、12位的 （如74HC4040等）和14位的（如74HC4020等）几种类型。
2、异步十进制计数器
是在4位异步二进制加法计数器的基础上加以修改得到。 在计数过程中跳过从1010到1111这6个状态。
穆尔型：
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。 2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。 3、根据逻辑图写出电路的输出方程。
图6. 3.38
例6.3.3电路的并行进位方式
图6. 3.39
例6.3.3电路的串行进位方式
例 6.3.4 P304
当M为大于N的素数时，不能分解成N1和N2，不能采用并行 进位方式和串行进位方式。必须采用整体置零方式或整体置 数方式。
图6. 3.40
例6.3.4电路的整体置零方式
整体置零方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在计数器为M状态时译出异步置零信号，将两片N进制计数器同时置零。 整体置数方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在选定的某状态下译出LD’=0信号，将两片N进制计数器同时置入适当数 值，获得Ｍ进制计数器。
数字电子技术 第6章 寄存器与计数器
68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
数字电子技术第六
1 01 0 10 1 0 11 0 11 0
39
(４)拟定电路旳逻辑功能. •X=0时
00
01 10 11
电路进行加1计数 •X=1时
00
11 10 01
电路进行减1计数 。
X/Y Q2Q1 00
0/1 1/0
电路功能：可逆计数器
11
Y可了解为进位或借位端。
0/0
1/0
01
1/0 0/0 1/1
分析：找出给定时序电路旳逻辑功能 即找出在输入和CLK作用下，电路旳次态和输出。
一般环节： ①从给定电路写出存储电路中每个触发器旳驱动方程 （输入旳逻辑式），得到整个电路旳驱动方程。
②将驱动方程代入触发器旳特征方程，得到状态方程。
③从给定电路写出输出方程。
几种概念
有效状态：在时序电路中，但凡被利用了旳状态。 有效循环：有效状态构成旳循环。
X/Y Q2Q1
状态图
0/0
00
1/0
01
0/1
1/0 1/0
0/0
1/1
11
0/0
10
38
根据状态转换表，画出波形图。
CP
Q1nQ0n
Q Q n1 n1 10
Z
A
A= 0 A= 1
0 0 0 1 1 1 0 QQ10
0 1 1 0 0 0 0 QQ21
10 11 01 0
11 00 10 1 Z
这四种措施从不同侧面突出了时序电路逻 辑功能旳特点，它们在本质上是相同旳，能够 相互转换。
6.2 时序逻辑电路旳分析措施
时序电路旳分析环节：
1
电路图
时钟方程、 驱动方程和
输出方程
数字电子技术基础第六章
解 (1) 写出电路方程式 ① 时钟方程 ② 驱动方程
D2= Q0 Q1
数字电子技术基础第六章
(2) 求电路状态方程
D2= Q0 Q1
数字电子技术基础第六章
(3)列电路状态转换真值表
D2= Q0 Q1
CP2 D2 CP1 D1 CP0 D0
000
00 1
10
0
1
001
0
1
00
1
0
010
00 0
10
Z(Z1，…Zj)
Q(Q1，…Qr)
各信号之间的逻辑关系方程组： Z＝F1(X，Qn) Y＝F2(X，Qn) Qn+1＝F3(Y，Qn)
Y(Y1，…Yr)
输出方程 驱动方程 状态方程
数字电子技术基础第六章
6.1.2 时序逻辑电路的分类
1、从控制时序状态的脉冲源来分： 同步： 存储电路里所有触发器有一个统一的时钟源
数字电子技术基础第六章
例：分析下图逻辑电路。
解：电路中，FF1的时钟CP1未与时钟源CP相连，属异步时序电路。 ⑴ 写各逻辑方程式：
。
① 各触发器的时钟信号逻辑方程： FF0：CP0＝CP，上升沿触发； FF1：CP1＝Q0，仅当Q0由0→1时，Q1状态才可能改变，否则 Q1 状态保持。 ② 输出方程：
数字电子技术基础第六章
（2）用D触发器实现
数字电子技术基础第六章
例2 试设计一个同步时序电路，要求电路中触发器Q0、Q1、 Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图 所示的时序关系。
解： 据题意可直接由波形图画出电路状态图。
(1) 确定触发器的类型和个数
选择3个上升沿触发的JK 触发器。
数字电子技术基础第六章【精选】
①
输出方程 Y F ( X ,Q)
y
j
f1(x1, x2 ,, xi , q1, q2 ,, ql )
图6.1.1
z1 g1(x1, x2 ,, xi , q1, q2 ,, ql )
②
驱动方程Y F ( X ,Q)
z
k
g1(x1, x2 ,, xi , q1, q2 ,, ql )
二、状态转换图：
将状态转换表以图形的方式 直观表示出来，即为状态转换图
CLK Q3 Q2 Q1 0 000 1 001 2 01 0 3 01 1 4 1 00 5 101 6 11 0 11 1
Y Q *2 Q 00 01 01 00 00 01 10 10
图6.2.2
三、时序图：
在时钟脉冲 序列的作用下， 电路的状态、输 出状态随时间变 化的波形叫做时 序图。
Y Q2Q3
Q3 Q2 Q1
000
Q3* Q2* Q1* Y
0010
0010100
0100110
0111000
1001010
1011100
1100001
1110001
设初态Q3Q2Q1=000
Q3 Q2 Q1
000 001
Q3* Q2* Q1* Y
0010 0100
CLK Q3 Q2 Q1 Q *3 Q *2 Q *1 Y 0 000 0 0 1 0 1 001 0 1 0 0
第六章 时序逻辑电路
§6-1 概述 §6-2 时序逻辑电路的分析方法 §6-3时序逻辑电路的设计方法 §6-4若干常用的时序逻辑电路
6.1 概述
一、时序逻辑电路： 在任意时刻的输出信号不仅取决于当时的输入信
精品课件-数字电子技术-第6章
uO If Rf
R 2
Vref 23 R
3 i0
2i
Di
Vref 24
3
2i Di
i0
第6章 数/模转换和模/数转换
对于n位的权电阻D/A转换器，其输出电压大小为
uO
Vref 2n
n 1
2i Di
i0
由上式可以看出，二进制权电阻D/A转换器的模拟输出电
压与输入的数字量成正比关系。当输入数字量全为0时，DAC
i Vref ( D0 D1 D2 ... Dn1 )
R 2n 2n1 2n2
21
Vref 2n R
(
D0
20
D1 21
D2
22
...
Dn1 2n1
)
第6章 数/模转换和模/数转换
若Rf=R，则运算放大器的输出为
uO ห้องสมุดไป่ตู้Rf i
Vref 2n
(D0 20
D1 21
D2 22
...
Dn1 2n1 )
uO
X
Vref 2n
第6章 数/模转换和模/数转换
其中，X=Dn－12n－1+Dn－22n－2+…+D121+D020，为二进制数字量 所代表的十进制数，所以有：
uO
Vref 2n
( Dn1 2n1
Dn2 2n2
... D1 21 D0 20 )
例如当n=3、 参考电压为10 V时，D/A转换器输入二进
第6章 数/模转换和模/数转换
为了保证数据处理结果的准确性，A/D、D/A转换器 必须有足够高的转换精度。同时，为了适应快速的过程 控制和检测的需要，A/D、D/A转换器必须有足够快的转 换速度。因此，转换精度和转换速度是衡量A/D、D/A转
数字电子技术基础第6章
03
组合逻辑电路
组合逻辑电路的基本概念
组合逻辑电路的定义
组合逻辑电路的表示方法
由门电路组成的数字电路，其输出仅 取决于当前的输入。
逻辑函数表达式、逻辑电路图、真值 表等。
组合逻辑电路的特点
无记忆功能，输入发生变化时，输出 立即响应。
组合逻辑电路的分析与设计
组合逻辑电路的分析步骤 列出真值表；
写出逻辑函数表达式；
THANKS
感ห้องสมุดไป่ตู้观看
03
区别
数字信号是离散的，而模拟信号是连续的；数字信号只有高、低两种状
态，而模拟信号具有无限多种状态；数字信号抗干扰能力强，传输距离
远，而模拟信号易受干扰，传输距离较短。
数字电子技术的应用
计算机技术
计算机的核心部件如CPU、内 存等都采用了数字电子技术。
通信技术
数字通信具有抗干扰能力强、 传输距离远、保密性好等优点 ，广泛应用于移动通信、光纤 通信等领域。
数字密码锁的实现方式
数字密码锁的实现方式有多种，可以通过硬件实 现，如使用集成电路或可编程逻辑器件，也可以 通过软件实现，如使用单片机或微处理器。
数字频率计的设计与实现
01
数字频率计简介
数字频率计是一种利用数字电 路技术实现频率测量的电子设 备，具有测量准确度高、测量 范围广等优点。
03
02 数字频率计的组成
状态
时序逻辑电路的状态，通 常用二进制代码表示。
状态转移图
描述时序逻辑电路状态转 移规律的图形，由状态转 移表推导得出。
时序逻辑电路的分析与设计
分析方法
通过分析输入输出关系、 状态转移图和真值表，确 定时序逻辑电路的功能。
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第六章习题
第六章（选择、判断共25题）
一、选择题
1．下列表达式中不存在竞争冒险的有 。
A.Y =B +A B
B.Y =A B +B C
C.Y =A B C +A B
D.Y =(A +B )A D
2．若在编码器中有50个编码对象，则要求输出二进制代码位数
为 位。
A.5
B.6
C.10
D.50
3.一个16选一的数据选择器，其地址输入（选择控制输入）端
有 个。
A.1
B.2
C.4
D.16
4.下列各函数等式中无冒险现象的函数式有 。
A.B A AC C B F ++=
B.B A BC C A F ++=
C.
B A B A B
C C A F +++= D.C A B A BC B A AC C B F +++++= E.B A B A AC C B F +++=
5．函数C B AB C A F ++=，当变量的取值为 时，将出现冒险现象。
A.B =C =1
B.B =C =0
C.A =1，C =0
D.A =0，B =0
6．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的
逻辑表达式为Y = 。
A.3X A A X A A X A A X A A 01201101001+++ B.001X A A C.101X A A
D.3X A A 01
7.一个8选一数据选择器的数据输入端有 个。
A.1
B.2
C.3
D.4
E.8
8．在下列逻辑电路中，不是组合逻辑电路的有 。
A.译码器
B.编码器
C.全加器
D.寄存器
9．八路数据分配器，其地址输入端有 个。
A.1
B.2
C.3
D.4
E.8
10．组合逻辑电路消除竞争冒险的方法有 。
A. 修改逻辑设计
B.在输出端接入滤波电容
C.后级加缓冲电路
D.屏蔽输入信号的尖峰干扰
11．101键盘的编码器输出 位二进制代码。
A.2
B.6
C.7
D.8
12．用三线-八线译码器74L S 138实现原码输出的8路数据分配器，应 。
A.A ST =1，B ST =D ，C ST =0
B. A ST =1，B ST =D ，C ST =D
C.A ST =1，B ST =0，C ST =D
D. A ST =D ，B ST =0，C ST =0
13．以下电路中，加以适当辅助门电路， 适于实现单输出组合逻辑电路。
A.二进制译码器
B.数据选择器
C.数值比较器
D.七段显示译码器
14．用四选一数据选择器实现函数Y =0101A A A A +，应使 。
A.D 0=D 2=0，D 1=D 3=1
B.D 0=D 2=1，D 1=D 3=0
C.D 0=D 1=0，D 2=D 3=1
D.D 0=D 1=1，D 2=D 3=0
15．用三线-八线译码器74L S 138和辅助门电路实现逻辑函数Y =122A A A +，应 。
A.用与非门，Y =765410Y Y Y Y Y Y
B.用与门，Y =32Y Y
C.用或门，Y =32Y Y +
D.用或门，Y =765410Y Y Y Y Y Y +++++
二、判断题（正确打√，错误的打×）
1. 优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。
（）
2. 编码与译码是互逆的过程。
（）
3. 二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。
（）
4. 液晶显示器的优点是功耗极小、工作电压低。
（）
5. 液晶显示器可以在完全黑暗的工作环境中使用。
（）
6. 半导体数码显示器的工作电流大，约10mA左右，因此，需要考虑电流驱动能力
问题。
（）
7. 共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来
驱动。
（）
8. 数据选择器和数据分配器的功能正好相反，互为逆过程。
（）
9. 用数据选择器可实现时序逻辑电路。
（）
10. 组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。
（）
三、填空题
1．半导体数码显示器的内部接法有两种形式：共接法和
共接法。
2．对于共阳接法的发光二极管数码显示器，应采用电平驱动的七段显示译码器。
3．消除竟争冒险的方法
有、、等。