计数器和寄存器

D 3 D2 D1 D 0
∧
1
2
3
4
5
6
7
8
D1 Q1 Q0 EN D/U Q2 Q3 GND
其中LD是异步预置数控制端，D3、D2、D1、D0是预置数据输入端；EN是使能端，低 电平有效；D/ 是加/减控制端，为0时作加法计数，为1时作减法计数；MAX/MIN是最大 /最小输出端，RCO是进位/借位输出端。
一、同步计数器
（1）二进制同步加法计数器
由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路： 因为是“同步”方式， 所以将所有触发器的 CP端连在一起，接计 数脉冲。 然后分析状态图， 选择适当的JK信号。
Q3
Q2
Q1 FF 2 Q 1J & C1 1K & R Q
Q0
1
FF 3 Q 1J & C1
CPU
CPD
CR
LD
工作状态
如：设计十进制计数器
×
×
×
× 1
1
0 0 0
功能表
0
0 1 1
清0
预置数 加法计数
BO 74LS193 CO
1
减法计数
取与非 送到LD
CR为清0 LD为置数 CPU为加法计数脉冲 CPD为减法计数脉冲 D0—D3为置数端
整体置零方式
思考：如何用整体置零方式设计？
三）集成计数器的应用
0
0 0 0
0
0 1 1 1 1 0 0
1
1 0 0 1 1 0 0
0
1 0 1 0 1 0 1
1）当N>M时,只需1片74LS90 如何实现3—9进制？
0
0 0 0
2）当N<M时, 需多片74LS90 如:16进制
1
1
Q3 0
Q2 Q1 Q0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1
CP
CP
(a)
(b)
【例】试用74LS90实现模 54 计数器。
解：因一片74LS90的最大计数值为10，故实现模54计数器需要用
两片74LS90 。 ① 大模分解法。
可将M分解为 54=6×9，用两74LS90分别组成8421BCD码模 6、
模 9 计数器，然后级联组成 M=54 计数 器，其逻辑图如图 (a)所示。图中，模 6 计数器的进位信号应从QC输 出。
&
QA QB QC QD CP1 7 4LS9 0 CP2 S 9 1 S 9 2 R0 1 R0 2
CP
QA QB QC QD CP1 7 4LS9 0 CP2 S 9 1 S 9 2 R0 1 R0 2
Q′A Q′B Q′C Q′ D CP1 7 4LS9 0 CP2 S 9 1 S 9 2 R0 1 R0 2
16 15 14 13 12 11 10 9
如何实现6进制？
1 3
74160
RD LD D3 D2 D1 D 0
∧
CP
2
4
5
6
7
8
RD CP D0 D1 D2 D EP GND 3
1
进位输出
如何实现3—9进制？
用160实现六进 制改进电路
2）当M>N时, 需多片74LS160 如:16进制 思考,两片74LS160最多能实现多 少进制的计数器？如何连线。
为了提高计数速度，可采用同步计数器。
三、任意进制计数器的构成
任意进制计数器的构成方法
一）集成计数器
CP脉冲引入方式
型号
计数模式
清零方式
预置数方式
同步 同步 同步 同步 同步 异步 异步 异步
74161 74160 74190 74191 74193 7490 74290 74293
4位二进制加法 十进制加法 单时钟十进制可逆
先将两片 74LS90 用 8421BCD 码接法构成模 100 计数 器 ， 然 后 加 译 码 反 馈 电 路 构 成 模 54 计 数 器 。 过 渡
' ' ' QC QB QDQCQBQA 01010100 ， 所 以 译 码 逻 辑 方 程 态 QD
' ' ' ' 为 R01R02 R01 R02 QC QA QC 。 模 54 计数器的逻辑图如图 (b)所示。
需1片N计数器 需多片N计数器
M N M N
获得任意制进计数器的两种方法（a）置零法 （b）置数法
多片N进制计数器组合组合构成M进制计数和器，各片之间（各 级之间）的连接方式可分为串行进位方式，并行进位方式，整 体置数方式和整体置零方式。
1、用74LS90构成任意(M)进制的计数器
Q3
Q2 Q1 Q0 0 0 0 0 0 1
FF 1 1J Q
FF 0 1J C1 1K R CP 计数脉冲 CR 清零脉冲
∧
∧
∧
C1
1K & R
1K R
分析状态图可见： FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。 FF1 ：当 Q0=1 时，来一个 CP ， 向相反的状态翻转一次。所以选 J1=K1= Q0 。 FF2：当Q0Q1=1时， 来一个CP，向相反的状态翻转一次。所以选 J2=K2= Q0Q1
FF 3 Q R Q
FF 2 R Q
FF 1 R C1 Q1 Q
FF 0 R C1 Q0 CR 清零脉冲 CP 计数脉冲
∧
∧
∧
C1 Q3
C1 Q2
1D
1D
1D
1D
工作原理：D触发器也都接成T’触发器。
由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的 时钟脉冲输入端相连，即从Q端取借位信号。
FF3： 当Q0Q1Q3=1时， 来一个CP，向相反的状态翻转一次。所 以选J3=K3= Q0Q1Q3
∧
（2）二进制同步减法计数器
分析4位二进制同步减法计数器的状态表，很容易看出，只要将 各触发器的驱动方程改为：
就构成了4位二进制同步减法计数器。
（3）二进制同步可逆计数器
将加法计数器和减法计数器合并起来，并引入一加 / 减控制信号 X 便构成4位二进制同步可逆计数器，各触发器的驱动方程为：
QA QB QC QD CP1 74LS90 CP2 S9 1 S9 2 R0 1 R0 2 QA QB QC QD CP1 74LS90 CP2 S9 1 S9 2 R0 1 R0 2
CP
CP
QA QB Q CP1 74LS9 CP2 S9 1 S9 2 R
(a)
(a) 大模分解法;
② 整体清 0 法。
6 7
Vcc R0(2) R0(1) CP2 CP1 Q0 Q3
74LS290
1
2
3
4
5
R9(1) NC R9(2) Q2 Q1 NC GND
3、用74160构成任意(M)进制的计数器
Q0 Q1 Q2 Q3 ET LD Vcc 1）当时 , RCO M<N 只需1片74LS160 Q3Q 2 Q1Q 0 RCO 74160 ET EP
5、4位二进制同步可逆计数器74193
CPU
CPD
CR
LD
工作状态 清0
×
×
1
0
×
×
1
0
0
0
1
预置数
加法计数
1
0
功能表
1
减法计数
管脚图
CR为清0 LD为置数 CPU为加法计数脉冲 BO 74LS193 CO 逻辑符号
CPD为减法计数脉冲
D0—D3为置数端
二）任意进制计数器的构成
现有N进制计数器 构成M进制计数器
0
0 0 0 0 0 0
计数脉冲
VCC CPA
Q3
Q2
Q1
QO
CPB
R01 R02 R91 R92 GND R01，R02按 要求与相应的 门电路相连， 接到Q0—Q3
1
1 0 0
1
1 0 0
0
1 0 1
1
1
思考,如果要实现60进制,需要几片90,如何连线?
&
QA QB QC QD CP1 74LS90 CP2 S9 1 S9 2 R0 1 R0 2 QA QB QC QD CP1 74LS90 CP2 S9 1 S9 2 R0 1 R0 2 QA QB QC QD CP1 74LS90 CP2 S 9 1 S 9 2 R0 1 R 0 2 Q′A Q′B Q′C Q′D CP1 74LS90 CP2 S9 1 S9 2 R0 1 R0 2
16 15 14 13 12 11 10 9
74161
1
2
3
4
5
6
7
8
RD CP D0 D1 D2 D EP GND 3
4、4位二进制同步可逆计数器74191
Vcc D0 CP RCO
16 15 14 13
MAX/MIN
12
LD D2 D3
11 10 9
Q3Q 2 Q1Q 0 D/U RCO MAX/MIN LD 74191 EN CP 74191
用置数法将74160接成六进制计数器（a）置入0000（b）置入 1001
图(a)
图（b）
用两块74LS160组成100进制计数器的连线图
例：试用两片同步十进制计数器74160接成29进制计数器
Q0 Q1 Q2 Q3
Q4 Q5
整体置零方式
电路的整体置数方式
4、用74193构成任意(M)进制的计数器
计数器
计数器——用以统计输入脉冲CP个数的电路。
计数器的分类：
（1）按计数进制可分为二进制计数器和非二进 制计数器。 非二进制计数器中最典型的是十进制计数器。 （2）按数字的增减趋势可分为加法计数器、减 法计数器和可逆计数器。 （ 3 ）按计数器中触发器翻转是否与计数脉冲同 步分为同步计数器和异步计数器。
(b )
(b) 整体清 0 法
2、用74LS290构成任意(M)进制的计数器
Q3 0 0 0 0 0 0 Q2 Q1 Q0
0
0 0 0
0
0 1 1
0
1 0 1
1
1 1 1 0 0
13 12
0
0 1 1 0 0
11
0
1 0 1 0 1
10 9 8
0
0 1 1
14
1）当N>M时,只需1片74LS290 如何实现2—9进制？ 2）当N<M时, 需多片74LS290 如:16进制 思考,如果要实现70进制,需 要几片290,如何连线?
二、二进制异步计数器
（1）二进制异步加法计数器（4位）
Q3 Q2 Q1 FF 2 1J Q 1J Q Q0 1 FF 3 Q FF 1 1J Q FF 0 1J C1 CP 计数脉冲 1K R CR 清零脉冲
∧
∧
∧
C1
C1
C1
1K R
1K R
1K R
工作原理： 4个JK触发器都接成T’触发器。 每来一个CP的下降沿时，FF0向相反的状态翻转一次； 每当Q0由1变0，FF1向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次； 每当Q2由1变0，FF3向相反的状态翻转一次。
∧
用“观察法”作出该电路的时序波形图和状态图。
CP Q0 Q1 Q2 Q3
由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周
期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。
（2）二进制异步减法计数器
用4个上升沿触发的 D触发器组成的4位异步二进制减法计数器。
Q3 Q2 Q1 Q0
1．计数器的级联
（1）同步级联。
例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位 二进制同步加法计数器，模为16×16=256。
Q7 Q6 Q5 Q4 Q3Q 2 Q1Q 0 RCO 74161(2) ET EP RCO Q3 Q2 Q1 Q0 Q3Q 2 Q1Q 0 74161(1) ET EP 1 计数脉冲
74160
RD LD D3 D2 D1 D 0
∧
CP
1
2
3
4
5
6
7
8
RD CP D0 D1 D2 D EP GND 3
3、4位二进制加法加法计数器74161

74161具有以下功能： ① 异步清零。
② 同步并行预置数。 ③ 计数。 ④ 保持。 RCO为进位输出端。
Vcc RCO Q0 Q1 Q2 Q3 ET LD
14 13 12 11 10 9 8
ห้องสมุดไป่ตู้
74LS290
1
2
3
4
5
6
7
R9(1) NC R9(2) Q2 Q1 NC GND
2、10进制同步加法计数器74160
当输出为 1001 时,RCO=1
Q3Q 2 Q1Q 0 RCO 74160 ET EP Vcc RCO Q0 Q1 Q2 Q3 ET LD
16 15 14 13 12 11 10 9
单时钟4位二进制可逆 双时钟4位二进制可逆
异步（低电平） 异步（低电平） 无 无 异步（低电平） 异步（低电平） 异步（低电平） 异步（低电平）
同步 同步 同步 同步 同步 异步 同步 同步
二—五—十进制加法 二—五—十进制加法 双时钟4位二进制加法
1、74LS90，74LS290
Vcc R0(2) R0(1) CP2 CP1 Q0 Q3
∧
RD LD D3 D2 D1 D 0 1
RD LD D3 D2 D1 D 0 1
它也同样具有分频作用。
∧
二进制异步减法计数器的时序波形图和状态图。
CP Q0 Q1 Q2 Q3
Q Q QQ 3 2 1 0 1101 1011 1010 1001
0000
1111
1110
1100
0001
0010
0011
0100
0101
0110
0111
1000
在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号 （加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。