VHDL实现16位全加器

［键入公司名称］

［键入文档标题］

［键入文档副标题］

姓名：托列吾别克•马杰尼

班级：电路与系统01班

学号：201221020141

［键入公司名称］

2013/11/24

基于VHDL的16位全加器的设计

1.1设计题目的内容及要求

i.i.i 目的：

CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术

1.1.2内容：

主要实验内容是用0.18阿数字CMOS工艺，VHDL或Verlog设计-

个16位全加器，用Synthesis仿真工具验证功能，电路合成，及性能检测。

1.1.3主要测试参数及指标范围：

16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。

1.2全加器的组成和原理分析

全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行：

(1)根据所需要的功能，列出真值表。

(2)根据真值表，写出相应的逻辑函数表达式。

(3)根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图

(4)用VHDL编写程序在QUARTUS U上进行模拟，并分析结果的正确性。

1.3全加器简介

全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运

算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，

其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行

的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新［2］。

1.3.1半加器的基本原理

如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现

半加运算的电路称为半加器。

按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向咼位的进位。将S、CO和A、B的关系写成逻辑表达式则得到

S=A B+A B=A+B

CO=AB

因此，半加器是由一个异或门和一个与门组成的，如图1所示。

图1半加器原理图

1.3.2 一位全加器的原理

全加器执行加数，被减数和低位来的进位信号相加，并根据求和结果给出该进位信号。

(1)根据全加器所需要的功能，我们可以设计出一位全加器的组合逻辑框图。如图2所示。

G H

Xi柠G

图2一位全加器的逻辑图

(2根据逻辑图我们可以写出各个器件的逻辑功能。

C i = X i 丫i C i-i +X i 丫i C i-i +X i 丫i C i-i +X i 丫i C i-i = (X i ①丫i)C i-i +X i 丫i

F i = XY C / + X i YC M +XY C / + XY C / = X i®Y i®C M

(3)由上面可得。X i和Y i为两个输入的一位二进制书，C i-i为低位二进制数相加的进位输出到本位的输入，则F i为本位二进制数X i、Y i和低位进位输入C i-i

的相加之和，C i为X i、Y i和低位进位输入C M相加向高位的进位输出。因此，该电路可以完成一位二进制数全加的功能，称为全加器。此电路的真值表如表2

所示。

表2 一位全加器真值表

1.4十六位全加器的设计

设计16位的全加器思路非常简单且清晰，第一种方法就是先设计一个半加

器和一个或门，然后两个半加器合并成一个一位的全加器，最后用16个一位的全加器组合成为一个16位的全加器；第二种方法就是先设计一个一位的全加器, 然后在用16

个串联或并联就组成了一个16位的全加器，而本次设计采用采用的是第一种方法。

十六位全加器有十六个一位全加器的级联组成的，最低位的借位信号时整个全加器的借位信号Ci n,最高位的进位信号是十六位全加器的进位信号，每位之间通过进位信号链接，两个十六位加数的每一位并联输入，和数SUM的每-

位并联输出，完成两个十六位的数的加法。

1.5用VHDL编写代码实现16位全加器

本次实验使用Altera FPGA/CPLD 的开发工具Quartus U，利用编写VHDL代码设计方法设计一个16位加法器，并用Quartus的综合仿真工具实现电路的综合，电路功能的验证，并最后查看综合后的RLT电路框图来验证设计与原逻辑设计符不符合要求，我们还可以借用powerplay功率分析工具对设计后的电路进行功耗分析。

本次设计有一个顶层模块（16位全加器）和三个底层模块，它们分别为一位全加器和组成一位全加器的半加器模块和或门模块。因此我们要用从底层到顶层的设计思路，以半加器+或门一一＞一位全加器一一＞16位全加器的为设计顺序。

以下为半加器和活门的VHDL程序代码

(1)半加器的VHDL代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_ un sig ned.all;

en tity h_adder is

port(a,b:in std」o gic;

co:out std_logic;

so:out std_logic );

end h_adder;

architecture one of h_adder is

begi n

so<=a xor b;

co<=a and b;

end one;

(2) 或门的VHDL代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_ un sig ned.all;

en tity or2a is

port(a,b:in std」o gic;

c:out std」o gic );

end or2a;

architecture one of or2a is

begi n

c<=a or b;

end one;

由全加器的逻辑图可以看出，全加器由两个半加器和一个或门组成。在

VHDL语言中我们可以在一个模块的代码中用component语句调用低层的模块