verilog HDL课设(数字钟).pdf
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
二、课程设计任务与要求
（1）设计一个数码管实时显示时、分、秒的数字时钟（24 小时显示模式）； （2）为了演示方便，应具有分钟、小时快进功能； （3）时、分、秒设置功能（选作）。
三、课程设计考核 平时 20%；验收 40%；报告 40%
1
学海无涯
摘要
数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于 Verilog HDL 的多功能数字钟，完成时、分、秒的显示功能。设计利用 Verilog HDL 语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植 性以及易于理解等优点。通过 Quartus II 5.0 和 ModelSim SE 6.1f 软件完成仿真、 综合。程序下载到 FPGA 芯片后，可用于实际的数字钟显示中。
【 Key words 】 Hardware description language Dynamic display
FP源自文库A
A digital clock
3
学海无涯
目录
第一章 系统设计...........................................................................................................................6 第一节 课题目标及总体方案...............................................................................................6 第二节 系统模块实现方案对比及实现...............................................................................7 一、分频模块实现方案 ................................................................................................... 7 二、计时模块实现方案 ................................................................................................... 9 三、译码显示模块的实现 ............................................................................................. 16 第三节 系统及各模块方框图说明.....................................................................................19
学海无涯
课程设计（报告）任务书
（理 工 科 类）
Ⅰ、课程设计（报告）题目： 实时时钟电路的设计
Ⅱ、课程设计（论文）工作内容
一、课程设计目标
《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要 的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生 的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用 脱节的局面。《HDL 项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉 及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够 将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题 进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。
The design of the logic structure consists mainly of prescaler, counter and decoding display three modules. 50Mhz system frequency module will produce benchmark clock clock signal, two 1HZ way is the digital clock frequency, dynamic display of digital tube is scanning. Timer modules for 1HZ clock signal timing, when into three parts, minutes and seconds, Decode display module USES dynamic scanning of the digital display. Through the main module calling three modules function complete the whole design.
2
学海无涯
ABSTRACT
The digital clock is often used in People's Daily life of the course, the timing tool design is based on the multi-function digital clock Verilog HDL, complete, minutes and seconds display function. Design Verilog HDL language using the top-down design concept, the hardware description language as the good readability and portability and easy to understand, etc. Through the Quartus II 5.0 and ModelSim SE 6.1 f software simulation, and comprehensive. Download to FPGA chips can be used after the actual, digital clock shows.
此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。 分频模块将 50Mhz 系统基准时钟分频产生两路时钟信号，一路是 1HZ 的数字 钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对 1HZ 的时钟 信号进行计时，分为时、分、秒三个部分；译码显示模块采用动态扫描的方式 完成数码管的显示。最后通过主模块调用三个子模块函数完成整个设计。 【关键词】硬件描述语言 FPGA 数字钟 动态显示
（1）设计一个数码管实时显示时、分、秒的数字时钟（24 小时显示模式）； （2）为了演示方便，应具有分钟、小时快进功能； （3）时、分、秒设置功能（选作）。
三、课程设计考核 平时 20%；验收 40%；报告 40%
1
学海无涯
摘要
数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于 Verilog HDL 的多功能数字钟，完成时、分、秒的显示功能。设计利用 Verilog HDL 语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植 性以及易于理解等优点。通过 Quartus II 5.0 和 ModelSim SE 6.1f 软件完成仿真、 综合。程序下载到 FPGA 芯片后，可用于实际的数字钟显示中。
【 Key words 】 Hardware description language Dynamic display
FP源自文库A
A digital clock
3
学海无涯
目录
第一章 系统设计...........................................................................................................................6 第一节 课题目标及总体方案...............................................................................................6 第二节 系统模块实现方案对比及实现...............................................................................7 一、分频模块实现方案 ................................................................................................... 7 二、计时模块实现方案 ................................................................................................... 9 三、译码显示模块的实现 ............................................................................................. 16 第三节 系统及各模块方框图说明.....................................................................................19
学海无涯
课程设计（报告）任务书
（理 工 科 类）
Ⅰ、课程设计（报告）题目： 实时时钟电路的设计
Ⅱ、课程设计（论文）工作内容
一、课程设计目标
《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要 的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生 的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用 脱节的局面。《HDL 项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉 及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够 将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题 进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。
The design of the logic structure consists mainly of prescaler, counter and decoding display three modules. 50Mhz system frequency module will produce benchmark clock clock signal, two 1HZ way is the digital clock frequency, dynamic display of digital tube is scanning. Timer modules for 1HZ clock signal timing, when into three parts, minutes and seconds, Decode display module USES dynamic scanning of the digital display. Through the main module calling three modules function complete the whole design.
2
学海无涯
ABSTRACT
The digital clock is often used in People's Daily life of the course, the timing tool design is based on the multi-function digital clock Verilog HDL, complete, minutes and seconds display function. Design Verilog HDL language using the top-down design concept, the hardware description language as the good readability and portability and easy to understand, etc. Through the Quartus II 5.0 and ModelSim SE 6.1 f software simulation, and comprehensive. Download to FPGA chips can be used after the actual, digital clock shows.
此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。 分频模块将 50Mhz 系统基准时钟分频产生两路时钟信号，一路是 1HZ 的数字 钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对 1HZ 的时钟 信号进行计时，分为时、分、秒三个部分；译码显示模块采用动态扫描的方式 完成数码管的显示。最后通过主模块调用三个子模块函数完成整个设计。 【关键词】硬件描述语言 FPGA 数字钟 动态显示