高速缓冲存储器(Cache)
第四章-存储器04-高速缓冲存储器
Cache 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111
调入
4.1、地址映象——直接映像
例2：设一个Cache中有8块，访问主存进行读操作的块地址依次为： 10110、11010、10110、11010、10000、00100、10010， 求每次访问时Cache的内容。
硬件完成功能： 访存地址 转成 Cache地址 辅助存储器
Cache 的全部功能都是 由硬件完成的， 对程序员来说是透明的。
4.1、地址映象
映象：其物理意义就是位置的对应关系，将主存地址变成Cache地址。
常见的映象方式主要有三种： 1）直接映象 2）全相联映象 3）组相联映象
CPU Cache 字 数据总线 字
2位 主存区号标记 00 主存块号 比较 3位 区内块号 100 Cache块号 未命中 访问内存 000 001 010 011 100 101 110 111 块内地址 块内地址
Cache
000 001 010 011 100 101 110 111
调入
块表 000 001 010 011 100 101 110 111
4、高速缓冲存储器（Cache）
考研试题精选：
假设：CPU执行某段程序时，共访问Cache 3800 次，访问主存200 次，已知Cache存取周期为50ns，主存存取周期为250ns。
求：Cache—主存系统的平均存取时间和效率。 解： 系统命中率 h = 3800 / 3800 + 200 = 0.95
Cache
000 001 010 011 100 101 110 111 调入
块表 000 10 001 010 11 011 100 101 110 10 111
有关存储器读写速度的排列正确的是
有关存储器读写速度的排列正确的是答案是B，Cache＞RAM＞硬盘＞软盘。
Cache：高速缓冲存储器（Cache）是位于cpu和内存之间的存储器，是一个读写速度比内存更快的存储器，当cpu向内存中读取或写入数据的时候买这些数据也会存入Cache中。
当cup再需要这些数据的时候，就会直接去Cache中读取，而不是内存中，当然，若需要的数据在Cache中没有，cpu会再去内存中读取。
RAM：随机存储器（Random Access Memory）表示既可以从中读取数据，也可以写入数据。
当机器电源关闭时，存于其中的数据就会丢失。
我们通常购买或升级的内存条就是用作电脑的内存。
内存条（SIMM）就是将RAM集成块集中在一起的一小块电路板，它插在计算机中的内存插槽上，以减少RAM集成块占用的空间。
目前市场上常见的内存条有4M／条、8M／条、16M／条等。
硬盘：传输速率（Data Transfer Rate)硬盘的数据传输率是指硬盘读写数据的速度，单位为兆字节每秒（MB/s）。
硬盘数据传输率又包括了内部数据传输率和外部数据传输率。
内部传输率（Internal Transfer Rate) 也称为持续传输率（Sustained Transfer Rate），它反映了硬盘缓冲区未用时的性能。
内部传输率主要依赖于硬盘的旋转速度。
外部传输率（External Transfer Rate）也称为突发数据传输率（Burst Data Transfer Rate）或接口传输率，它标称的是系统总线与硬盘缓冲区之间的数据传输率，外部数据传输率与硬盘接口类型和硬盘缓存的大小有关。
Fast ATA接口硬盘的最大外部传输率为16.6MB/s，而Ultra ATA接口的硬盘则达到33.3MB/s。
软盘：软盘在个人计算机中作为一种可移贮存硬件，它是用于那些需要被物理移动的小文件的理想选择。
软盘有八寸、五又四分之一寸、三寸半之分。
当中又分为硬磁区Hard-sectored 及软磁区Soft-Sectored。
虚拟存储和高速缓冲存储器
在实际应用中，虚拟文件系统存储方案以非对称式拓扑结构 为表现形式。
第十一页，共49页
虚拟存储的特点：
虚拟存储提供了一个大容量存储系统集中管理的手段，由网络中 的一个环节（如服务器）进行统一管理，避免了由于存储设备扩 充所带来的管理方面的麻烦。
虚拟存储对于视频网络系统最有价值的特点是：可以大大提高 存储系统整体访问带宽。
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三级缓存的性能影响
❖ 在游戏方面，提升三级缓存的容量对游戏的性能影响很大， 如果是网吧机提升三级缓存的容量，会有显著的性能提升的。
❖ 对PC机来说，三级缓存其实只是做了个辅助的作用，除了服务器 ，其实对大多数家庭机没什么用的， 对于家庭机内存是最重要的 。
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高速存储器的工作原理图：
地址总线
LRU管理逻辑
CAM
相联存储图表
主
CPU
Cache基础知识介绍
如何提高cache的性能
• 提高cache的性能也就是要降低主存的平均存取时间 主存平均存取时间=命中时间+未命中率*未命中惩罚 • 提高cache的性能有以下三种方法：减少命中时间，减少 未命中率，减少未命中惩罚。
影响命中率的硬件因素主要有以下四点： • Cache的容量。 • Cache与主存储器交换信息的单位量（cache line size）。 • Cache的组织方式 • Cache的替换算法
什么是cache
• Cache又叫高速缓冲存储器，位于CPU与内存之间，是一种 特殊的存储器子系统。 • 目前比较常见的是两极cache结构，即cache系统由一级高 速缓存L1 cache和二级高速缓存L2 cache组成，L1 cache通 常又分为数据cache（I-Cache）和指令cache（D-Cache）， 它们分别用来存放数据和执行这些数据的指令。
Way 1
x[i+2][0] Entry 1
x[i+2][1]
x[i+2][2]
x[i+2][3]
Way 0
x[i+1][0]
x[i+1][1]
x[i+1][2]
x[i+1][3]
Way 1
x[i+3][0]
x[i+3][1]
x[i+3][2]
x[i+3][3]
代码段A： 对于数组元素x[i][0]（i=0…1024）的访问是miss的，但对于 x[i][1]， x[i][2]， x[i][3]的访问是hit的，因此miss的总次数为 1024次。 代码段B： 对于数组元素x[i][0]， x[i][1]， x[i][2]， x[i][3] （i=0…1024） 的访问都是miss的，他们被x[i+4][0] ， x[i+4][1]， x[i+4][2]， x[i+4][3]所替换，因此miss的总次数为4096次。 • 当需要对大量数据访问的时候，一定要注意对内存的访问 要尽量是连续而且循环内层的访问接近cache的块大小， 以提高cache的命中率，从而提高程序的运行效率。
第4章半导体存储器-4.2高速缓冲存储器Cache
3、存储器管理
虚拟存储器：虚拟存储器是由主存－辅存物理结构和负责信息块 划分以及主存－辅存之间信息调度的存储器管理部件(MMU)的 辅助硬件及操作系统的存储器管理软件所组成的存储系统。 管理方式：页式虚拟存储器、段式虚拟存储器、段页式虚拟 存储器 虚拟地址：能访问虚拟空间的指令地址码称为虚拟地址。 物理地址：实际的主存地址。
地址对准实际上是保证数据的对准。 未对准的数据要在CPU内部经过字节交换，使其在数据线 上对准存储体。 非对准的字要两个总线周期，对相邻的两个字进行两次操 作，在CPU内部经过字节交换，最终完成读写。
№ 13
2、替换策略
先进先出FIFO：选择最早装入快存的页作为被替换 的页； 最近最少使用策略LRU：选择CPU最近最少访问的页 作为被替换的页
AD0 L H L H
读写的字节 两个字节（AD15—AD0） 高字节（AD15—AD8） 低字节 （AD7—AD0） 不读写
如何连接，满足读写一个字节的需要，又能达到读一个字（低 № 10 位字节在偶地址）？
� � � �
1、存储器的奇偶分体 偶地址（从0开始）单元组成偶存储体， 奇地址单元组成奇存储体。 偶体、奇体共同组成16位存储器系统 。 16位读写是从偶体中选中1个单元、 再从地址加1的奇体中选中1个单元同时读写 。
虚地址
…
段式虚拟存储器的映像
3）段页式虚拟存储器
3、段页式虚拟存储器 虚地址
基号
段号
段表 0
页号
页表
页内地址 实地址
段基址表 0 L N-1
段表 段表 长度 基址 ‥ 1 L-1
M
装入 段长 位
页表 下址
实页 装入 号 位
访问 方式
高速缓冲存储器名词解释
高速缓冲存储器名词解释高速缓冲存储器（CacheMemory）是计算机系统中用来加快访问速度的一种临时存储器。
它可以被看作是内存系统中一层虚拟存储器，能够有效地把系统从内存、磁盘等设备中获取的数据以及未来所需要的数据暂存到cache memory中。
简言之，cache memory是一种可用来为CPU加速数据访问速度的存储器，是由CPU直接访问的一种高速存储器。
高速缓冲存储器由三个部分组成：cache级（cache level）、cache 缓存行（cache line）和cache单元（cache cell）。
cache是一组缓存行的集合，是 cache memory最小单元。
cache是由一组相连接的 cache line成。
cache line括一组相同大小的 cache元，每个单元根据它的作用可分为三类：索引（index）、标记（tag）、数据（data）。
cache可以将源数据分成多个子集，并将其中一部分存储到cache memory 中，以便快速访问。
cache据地址映射（address mapping）原理，将一段内存区域缩小，便于数据的快速访问。
当 CPU求某条指令时，它会首先检查 cache 中是否已经缓存了这条指令，如果缓存中有，就可以从 cache 中取出该指令，省去了访问主存的时间，这样就提高了 CPU运算速度。
除此之外，高速缓冲存储器还利用了多级缓存（multi-level cache）技术，把cache memory分为多级，从而提高了 cache memory 命中率。
在这种技术下，如果一级缓存（L1 cache）中没有找到所要访问的数据，则会再到二级缓存（L2 cache）中查找。
如果L2 cache中也没有相应的数据，则会再去其他更高级的缓存中查找，直至主存中的数据被访问到。
多级缓存的出现大大提高了 cache memory性能，大大提升了整个系统的访问效率，从而使CPU能更加高效地运行程序。
什么是Cache
什么是CacheCache”是什么Cache(即高速缓冲存储器(Cache Memory)，是我们最常听到的一个词了。
在老鸟们眼中，这个词或许已没有再谈的必要，因为他们对Cache从设计的必要性到工作原理、工作过程等等都已了如指掌了；而对菜鸟朋友们而言，这些未必就很清楚。
那么，它们到底是指的什么呢？不用急，下面就请随笔者一起来全面认识Cache。
为什么要设计Cache我们知道，电脑的内存是以系统总线的时钟频率工作的，这个频率通常也就是CPU的外频(对于雷鸟、毒龙系列的处理器，由于在设计采用了DDR技术，CPU 工作的外频为系统总线频率的两倍)。
但是，CPU的工作频率(主频)是外频与倍频因子的乘积。
这样一来，内存的工作频率就远低于CPU的工作频率了。
这样造成的直接结果是：CPU在执行完一条指令后，常常需要“等待”一些时间才能再次访问内存，极大降了CPU工作效率。
在这样一种情况下，Cache就应运而生了！Cache是什么Cache是一种特殊的存储器，它由Cache 存储部件和Cache控制部件组成。
Cache 存储部件一般采用与CPU同类型的半导体存储器件，存取速度比内存快几倍甚至十几倍。
而Cache 控制器部件包括主存地址寄存器、Cache 地址寄存器，主存—Cache地址变换部件及替换控制部件等。
至于它们各自又是怎样工作的、有何作用等等，我想我们就没有必要做进一步的研究，知道一般Cache分为L1 Cache(其中又分为数据Cache、代码Cache)、L2 Cache就行了。
Cache是怎样工作的我们知道，CPU运行程序是一条指令一条指令地执行的，而且指令地址往往是连续的，意思就是说CPU在访问内存时，在较短的一段时间内往往集中于某个局部，这时候可能会碰到一些需要反复调用的子程序。
电脑在工作时，把这些活跃的子程序存入比内存快得多的Cache 中。
CPU在访问内存时，首先判断所要访问的内容是否在Cache中，如果在，就称为“命中”，此时CPU直接从Cache中调用该内容；否则，就称为“不命中”，CPU只好去内存中调用所需的子程序或指令了。
高速缓冲存储器
高速缓冲存储器（Cache）
–Cache的写操作
Cache中的块是主存中相应块的副本。如果程序执
行过程中要对某块的某单元进行写操作，有两种方法：
（1）标志交换方式（写回法）：即只向Cache写入，
并用标志注明，直至该块在替换中被排挤出来，才将该
块写回主存，代替未经修改的原本；
12/
高速缓冲存储器（Cache）
（t，T）表示，也称之为工作集合。 根据程序访问局部 化性质，W（t，T）随时间的变化是相当缓慢的。把这 个集合从主存中移至（读出）一个能高速访问的小容量 存储器内，供程序在一段时间内随时访问，大大减少程
序访问主存的次数，从而加速程序的运行。
6/
高速缓冲存储器（Cache）
（2）这个介于主存和CPU之间的高速小容量存储器就称 为Cache。所以，程序访问局部化性质是Cache得以实现 的原理基础，而高速（能与CPU匹配）则是Cache得以
高速缓冲存储器（Cache）
–Cache的读操作
CPU进行读存储器作时，根据其送出的主存地址区分两 种不同情况： （1）一种是需要的信息已在Cache中，那末直接访问 Cache就行了； （2）另一种是所需信息不在Cache中，就要把该单元 所在的块从主存调Cache。后一种情况又有两种实现方 法：一种是将块调入Cache后再读入CPU；另一种读直 达（读直达通路）。在调入新的块时，如果Cache已占 满，这就产生替换，由替换控制部件按已定的替换算法 实现。
如果进程切换发生在用户程序因为系统运行管理程
序、处理I/O中断或时钟中断时，QSW值越小，表明
由管理程序切换至原来的用户程序越块，Cache中
（2）写直达法：即在写入Cache的同时，也写入
高速缓冲存储器
Cache的实现原理是：将CPU最近最可能用到的指令或数据从主存复制到Cache中，当CPU下次再用到 这些信息时，就不必访问慢速的主存，而直接从快速的Cache中得到，从而提高访问速度。
Cache的工作原理
当 CPU 发 出 读 命 令 时 ， Cache 控 制部件先要检查CPU送出的地址，判 断 CPU 要 访 问 的 地 址 单 元 是 否 在 Cache 中 。 若 在 ， 称 为 Cache 命 中 ， CPU 就 可 直 接 从 Cache 中 访 问 ； 若 不 在，则称为Cache未命中（或失效）， 这时就需要从内存中访问，并把与本 次访问相邻近的存储区内容复制到 Cache中，以备下次使用。组内全相联映来自的方法。高速缓冲存储器
1.3 Cache的替换策略
当CPU访问的数据不在Cache中（即Cache未命中）时，就要访问主存，并把数据所在的页调入Cache，以 替换Cache中的页。
从C随ac机he替中换随算机法地选 一页替换。
先进选先择出最（先F调IF入O的）页算法 替换
最近最少使用（LRU） 选择最算近法最少使用 的页替换。
写 贯 穿 法 （ WT ） ： 在 对 Cache 进 行 写 操作的同时，也写入主存。
回 写 法 （ WB ） ： 在 对 Cache 进行写操作时，不写入主存，只是 在Cache中加以标记。只有当Cache 中的数据被再次更改时，才将原更 新的数据写入主存。
微机原理与接口技术
高速缓冲存储器
1.2 Cache的地址映射
被复制到Cache中的数据在内存中的地址与在Cache 中的地址之间的对应关系称为Cache的地址映射。
为了方便管理，将主存和Cache都分成大小相等的 若干页。设主存容量为2n，Cache容量为2m，页的大小 为2p（即页内地址有p位），则主存的页号（即页地址） 共有n－p位，Cache页号共有m－p位。这样，在进行地 址映射时，就是把主存页映射到Cache页上（即页号的 映射）。
高速缓冲存储器cache
高速缓冲存储器cache程序的访问局部性程序的访问局部性定义在较短时间间隔内，程序产生的地址往往聚集在很小的一段地址空间内。
具体体现有两方面：时间局部性：被访问的某一存储单元，在一个较短的时间间隔内可能被再次访问；空间局部性：被访问的存储单元的邻近单元在一个较短的时间间隔内，可能也会被访问。
产生访问局部性的原因程序是由指令和数据组成的。
指令在主存中是按序存放的，存储单元是连续的，地址也是连续的，循环结构程序段或函数等子程序段再较短时间间隔内可能被重复执行，因此，指令的访问具有明显的局部化特性；数据在主存中的也是按序连续存放的，尤其是数组元素，常常被按序重复访问，因此，数据的访问也具有明显的局部化特性。
命中(Hit)：若CPU访问单元所在的块在cache中，则称为命中。
命中的概率称为命中率(Hit Rate)，是命中次数与访问总次数之比。
命中时，CPU在cache直接存取信息，所用的时间开销为cache的访问时间，称为命中时间(Hit Time)。
缺失(Miss)：若CPU访问单元所在的块不在cache中，则称为不命中或缺失，缺失的概率称为缺失率(Miss Rate)，是缺失次数与访问总次数之比。
缺失时，需要从主存读取一个主存块送cache，同时将所需信息送CPU，所用的时间开销为主存访问时间和cache访问时间之和。
通常将从主存读入一个主存块到cache的时间称为缺失损失(Miss Penalty)。
CPU在cache—主存层次的平均访问时间为。
由于程序访问的局部性特定，cache的命中率可以达到很高，接近于1，因此，即使Miss Penalty 远远大于Hit Time，但最终的平均访问时间仍可接近cache的访问时间。
cache工作流程程序执行中过程中，需要从主存取指令或读数据时，先检查cache是否命中，若命中，则直接从cache中读取信息送CPU进行运算，而不用访问主存储器；若缺失，则将访问地址内的数据送CPU进行运算，同时将当前访问的主存块复制到cache中。
高速缓冲存储器一致性
感谢观看
I（Invalid）：这行数据无效。
在该协议的作用下，虽然各cache控制器随时都在监听系统总线，但能监听到的只有读未命中、写未命中以 及共享行写命中三种情况。读监听命中的有效行都要进入S态并发出监听命中指示，但M态行要抢先写回主存；写 监听命中的有效行都要进入I态，但收到RWITM时的M态行要抢先写回主存。总之监控逻辑并不复杂，增添的系统 总线传输开销也不大，但MESI协议却有力地保证了主存块脏拷贝在多cache中的一致性，并能及时写回，保证 cache主存存取的正确性 。
在MESI协议中，每个Cache line有4个状态，可用2个bit表示，它们分别是：
M（Modified）：这行数据有效，数据被修改了，和内存中的数据不一致，数据只存在于本Cache中。
E（Exclusive）：这行数据有效，数据和内存中的数据一致，数据只存在于本Cache中。
S（Shared）：这行数据有效，数据和内存中的数据一致，数据存在于很多Cache中。
一个完整的一致性模型包括高速缓存一致性及存储同一性两个方面，且这两个是互补的：高速缓存一致性定 义了对同一个存储进行的读写操作行为，而存储同一性模型定义了访问所有存储的读写行为。在共享存储空间中， 多个进程对存储的不同单元做并发的读写操作，每个进程都会看到一个这些操作被完成的序。
高速缓冲存储器(Cache)
高速缓冲存储器 （Cache）
1.1 Cache的结构和工作 原理
如图6-18所示为Cache的结构和工作原理图。
图6-1Cache存储体：存放由主存调入的指令与数据块。 （2）地址转换部件：建立目录表以实现主存地址到缓存地址 的转换。 （3）替换部件：在缓存已满时按一定策略进行数据块替换， 并修改地址转换部件。
图6-21 例6.2.3的地址格式、目录表格式
2．直接相联方式
地址映象规则：主存储器中一块只能映象到Cache的一个特定的块中。
（1）主存与缓存分成相同大小的数据块。 （2）主存容量应是缓存容量的整数倍，将主存空间按缓存的容量 分成区，主存中每一区的块数与缓存的总块数相等。 （3）主存中某区的一块存入缓存时只能存入缓存中块号相同的位 置。
数字电子技术
图6-19 Cache的全相联映像方式
如图6-20所示为全相联地址转换图。
图6-20 全相联地址转换图
例1.1 某处理器的主存容量为1 MB，Cache的容量为32 KB，每块 的大小为16个字，试画出主、缓存的地址格式、目录表格式，并 计算每块的容量。
解： 如图6-21所示画划出主、缓存的地址格式、目录表格式。
3．组相联方式
组相联的映象规则主要包括以下几点。
（1）主存和Cache按同样大小划分成块。 （2）主存和Cache按同样大小划分成组。 （3）主存容量是缓存容量的整数倍，将主存空间按缓冲区的大 小分成区，主存中每一区的组数与缓存的组数相同。 （4）当主存的数据调入缓存时，主存与缓存的组号应相等，也 就是各区中的某一块只能存入缓存的同组号的空间内，但组内 各块地址之间则可以任意存放，即从主存的组到Cache的组之间 采用直接映象方式；在两个对应的组内部采用全相联映象方式。
Cache是什么 CPU和GPU对于cache的应用
Cache 是什么CPU 和GPU 对于cache 的应用Cache 是什幺
基本概念
在计算机存储系统的层次结构中，介于中央处理器和主存储器之间的高速小容量存储器。
它和主存储器一起构成一级的存储器。
高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。
某些机器甚至有二级三级缓存，每级缓存比前一级缓存速度慢且容量大。
组成结构
高速缓冲存储器是存在于主存与CPU 之间的一级存储器，由静态存储芯片（SRAM）组成，容量比较小但速度比主存高得多，接近于CPU 的。
高速缓存的理解
该位 |四级采纳率31%
擅长：暂未定制
按默认排序|按时间排序
其他1条回答
2012-10-12 22:09月买双|四级
指令LDR应用举例：
u LDR R0, [R1, #4] ;将内存单元R1+4中的字读取到R0寄存器
其中，R1为基址，#4为偏移地址，R0为目标地址。注意，此时不更新R1。
x86中没有ldr这种指令，因为x86的mov指令可以将数据从内存中移动到寄存器中。
MOV是从一个寄存器或者移位的寄存器或者立即数的值传递到另外一个寄存器。
从本质上是寄存器到寄存器的传递，为什么会有立即数，其实也是有限制的立即数，不是所有立即数都可以传递的这个立即数要符合一个8位数循环右移偶数位的取值。原因是，MOV本身就是一条32bit指令，除了指令码本身，它不可能再带一个可以表示32bit的数字，所以用了其中的12bit来表示立即数，其中4bit表示移位的位数(循环右移，且数值x2)，8bit用来表示要移位的一个基数。
高速缓存的作用:
在CPU开始执行任何指令之前，都会首先从内存中取得该条指令以及其它一些相关数据和信息。为了加快CPU的运行速度，几乎所有的芯片都采用两种不同类型的内部存储器，即高速缓存。缓存被用来临时存放一些经常被使用的程序片段或数据。
一级高速缓存是性能最好缓存类型，与解释指令和执行算术运算的处理单元一到构成CPU的核心。CPU可以在全速运行的状态下读取存放在一级高速缓存中的指令或数据。Intel的处理器产品一般都会具有32K的一级缓存，而象AMD或Via这种竞争对手的产品则会使用更多的一级缓存。
注：之前我有一个误解，认为我们必须将所有的数据放到32bit的指令中。其实，指令的所用是指明这个命令是什么。比如LDR R0, [R1, #4]，我们没有必要将寄存器中的数据放到指令所在的32bit的指令中，我们只需要指明这里需要R0、R1就可以了。
4月20日作业解答
作业（，）1.高速缓冲存储器（cache）中保存的信息是主存信息的最急需执行（最活跃）的块的副本。
2.主存储器和CPU之间增加cache的目的是aa)解决CPU与主存储器之间的速度匹配问题b)扩大主存储器的容量c)扩大CPU中通用寄存器的数量d)既扩大主存储器的容量，又扩大CPU中通用寄存器的数量3.从下列有关存储器的描述中，选择出正确的答案：da)多体交叉存储器主要解决扩充容量问题b)访问存储器的请求是由CPU发出的c)cache与主存统一编址，即主存空间的某一部分属于cached)cache的功能全由硬件实现4.下列因素中，与cache的命中率无关的是aa)主存的存取时间b)块的大小c)cache的组织方式d)cache的容量5.在Cache的地址映射中，若主存的任意一块均可映射到Cache内的任意一个行的位置上，则这种方法称为a。
a)全相联映射b)直接映射c)组相联映射d)混合映射6.在cache的存储器系统中，当程序正在执行时，由b完成地址变换。
a)程序员 b) 硬件 c) 软件和硬件 d) 操作系统7.某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。
每个主存块大小为32字节，按字节编址。
主存131号单元所在主存块应装入到的Cache组号是 B。
（要求：给出计算过程）A．2 B. 4 C.6解法一：主存字地址：5位Cache行数：16 (行)，Cache组数：16/2= 8(组)组号：3位131=（0…0）解法二：或：131/32=4……3，故位于主存4号块中（起始为0号块）故应装入cache 的4号组88.P112假设连续读取8个字顺序：t=8×100=800(ns)q=8×64=512（位）w=q/t= 64×107(b/s)交叉：t=T+(m-1)τ=100+7×500=450(ns)q=8×64=512（位）w=q/t= ×107(b/s)： 99.P112h=r=6e=%ta=10.有一主存-cache层次的存储器，其主存容量4MB，cache容量4KB，每块（行）32B，采用直接地址映射方式。
高速缓冲存储器Cache
高速缓冲存储器cache10计科一班1010311110 韩家君高速缓冲存储器（Cache）其原始意义是指存取速度比一般随机存取记忆体（RAM）来得快的一种RAM，一般而言它不像系统主记忆体那样使用DRAM技术，而使用昂贵但较快速的SRAM技术，也有快取记忆体的名称。
它是位于CPU与内存之间的临时存储器，比主存储器体积小但速度快，用于保有从主存储器得到指令的副本——很可能在下一步为处理器所需——的专用缓冲器。
在Cache中的数据是内存中的一小部分，但这一小部分是短时间内CPU即将访问的，当CPU调用大量数据时，就可避开内存直接从Cache中调用，从而加快读取速度。
由此可见，在CPU中加入Cache是一种高效的解决方案，这样整个内存储器（Cache+内存）就变成了既有Cache的高速度，又有内存的大容量的存储系统了。
Cache对CPU的性能影响很大，主要是因为CPU的数据交换顺序和CPU与Ca che间的带宽引起的。
高速缓存的基本概念在计算机存储系统的层次结构中，介于中央处理器和主存储器之间的高速小容量存储器。
它和主存储器一起构成一级的存储器。
高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。
某些机器甚至有二级三级缓存，每级缓存比前一级缓存速度慢且容量大。
而这时，一开始的高速小容量存储器就被人称为一级缓存。
高速缓存的组成结构高速缓冲存储器是存在于主存与CPU之间的一级存储器，由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。
主要由大部分组成：Cache存储体：存放由主存调入的指令与数据块。
地址转换部件：建立目录表以实现主存地址到缓存地址的转换。
替换部件：在缓存满时按一定策略进行数据块替换，并修改地址转换部件。
高速缓存的作用介绍在计算机技术发展过程中，主存储器存取速度一直比中央处理器操作速度慢得多，使中央处理器的高速处理能力不能充分发挥，整个计算机系统的工作效率受到影响。
高速缓冲存储器cache的作用
高速缓冲存储器cache的作用高速缓冲存储器（Cache）是计算机中一种特殊的存储器，其作用是提高计算机的运行速度和效率。
它位于CPU和主存之间，作为CPU与主存之间的缓冲区域，用来存放最近被CPU频繁访问的数据和指令。
Cache的作用主要有以下几个方面：1. 提高数据访问速度：Cache采用了更快的存取速度和更短的访问时间。
由于CPU频繁访问Cache，而Cache又位于CPU旁边，因此数据可以更快地被CPU获取到，从而提高了计算机系统的整体运行速度。
2. 减轻主存压力：主存的访问速度相对较慢，而CPU的运行速度相对较快，这就导致了CPU频繁等待主存的情况。
通过引入Cache 作为中间缓冲区域，可以将CPU需要的数据和指令预先存放在Cache中，当CPU需要时，直接从Cache中获取，减轻了对主存的访问压力。
3. 提高命中率：Cache是根据局部性原理设计的，即程序访问的数据和指令往往具有一定的局部性。
Cache通过将近期被CPU频繁访问的数据和指令存放在Cache中，提高了命中率，即CPU在Cache中找到需要的数据和指令的概率增加，从而减少了访问主存的次数，提高了系统的效率。
4. 缓解存储器层次结构之间的速度不匹配：计算机系统中，存储器的层次结构是由快速但容量较小的Cache、速度适中但容量较大的主存和速度较慢但容量最大的辅助存储器组成。
Cache的引入可以缓解存储器层次结构之间的速度不匹配问题，通过Cache将较慢的主存和辅助存储器的访问速度与CPU相匹配，提高了整个存储器层次结构的效率。
5. 提高系统吞吐量：通过提高命中率、减轻主存压力和提高数据访问速度，Cache可以提高系统的吞吐量。
吞吐量是指单位时间内完成的任务数量，Cache的引入可以减少CPU等待数据和指令的时间，从而提高了系统每单位时间内处理任务的数量，进而提高了系统的吞吐量。
高速缓冲存储器Cache在计算机系统中起到了至关重要的作用。
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工作原理和基本结构 地址映象与变换 Cache存储器的LRU替换算法的硬件实现 Cache存储器的透明性及性能分析
为什么要使用Cache?
用以弥补主存速度的不足。
CPU速度与主存速度相差很大（例如，一般的DRAM的 工作速度比CPU慢100倍以上。
有Cache的主存系统都采用多体交叉存储器； 应尽量提高Cache的访主存的优先级；
地址映象与变换
地址映象：是将每个主存块按某种规则（算法） 装入（定位于）Cache,并建立主存地址与 Cache地址之间的对应关系。
地址变换：是主存块按照这种映象关系装入 Cache后,每次访Cache，如何将主存地址变换 成Cache地址。
比较结果不相等, 有效位为0, 表示Cache中的这一块 是空的
比较结果不相等, 有效位为1, 表示原来在CaE
块号B 块内地址w
块号b 块失效 相等比较 Cache地址
块内地址w 命中
比较相等且
E
1 有效位为1，
访问Cache
区号E (按地址访问) 有效位
预取法
恒预取：只要访问到主存第i块的某个字，不论 Cache是否命中，恒发预取命令。
不命中时预取：近当访问第i块不命中时，才预取命 令。
采用预取法并非能提高命中率，其他因素
块的大小 预取开销
说明
采用缓冲器技术是减少预取干扰的好办 法
模拟结果表明
恒预取法使不命中率降低75%--80% 不命中率时预取法使不命中率降低30%--
块失效率明显降低
组相联映象方式的缺点： 实现难度和造价要比直接映象方式高
地址变换过程： 用主存地址的组号G按地址访问块表存储器
把读出来的一组区号和块号与主存地址中的区号和块 号进行相联比较 如果有相等的，表示Cache命中 如果没有相等的，表示Cache没有命中
段相联映象
减少相联目录表的容量，降低成本，提 高地址变换速度。
本节讨论的内容仅限于单处理机、单存储器 造成Cache与主存的不一致的原因：
由于CPU写Cache，没有立即写主存 由于IO处理机或IO设备写主存
CPU I/O
CPU I/O
X’ Cache
X’ Cache
主存储器 X
主存储器 X
(a) CPU写Cache
(b) I/O写主存
Cache与主存不一致的两种情况
访问Cache的时间时访问主存时间的1/4到1/10； Cache和CPU是同类型的半导体器件； Cache-主存间的地址映像和变换，以及替换、
调度算法用硬件实现，对应用程序员透明，也 对系统程序员透明；
基本结构（续）
Cache在物理位置上靠近CPU，不在主存，减 少传输延迟；
除Cache到处理机的通路外，还设有主存到处 理机的通路，因此，Cache既是Cache-主存存 储层次中的一级，又是处理机和主存的一个旁 视存储器；
如果Cache的块数为Cb，主存的块数为Mb， 映象关系共有：Cb×Mb种。
用硬件实现非常复杂 在虚拟存储器中，全部用软件实现
相联目录表法 变换过程，如下图。 特点：
冲突概率低 空间利用率高 地址变换复杂
块0 块1 …… 块Cb-1
Cache
块0 块1 …… 块i …… 块Mb-1
被访问的块号 （经相联比较找到）
比较对法
让各个块成对组合， 用一个触发器的状态 表示该比较对内两块 访问的远近次序，再 经门电路就可找到 LRU块。
适用于组内块数较少 的组相联映像Cache。
&
&
&
0
10
1
TAB
TAC
0
1
TBC
访问C
访问B
访问A
替换算法的设计要考虑的问题
如何对每次访问进行纪录（适用位法、 堆栈法、比较对法所用的记录方法都不 同）
主存储器
全相联映象方式
主存地址 相联比较
块号B
块号b 命中
块内地址
块内地址w Cache地址
B
b
主存块号B Cache块号b 有效位 目录表（由相联存储器组成，共Cb个字）
直接映象与变换
定义及规则
映象规则：主存中一块只能映象到Cache的一个特 定的块中。
计算公式： b＝B mod Cb，其中：
写回法与写直达法的优缺点比较
可靠性，写直达法优于写回法
与主存的通信量,写回法少于写直达法
例如：写操作占总访存次数的20％, Cache命中率为 99%, 每块4个字。当Cache发生块替换时, 有30% 块需要写回主存, 其余的因未被修改过而不必写回 主存。则对于WT法, 写主存次数占总访存次数的 20%。而WB法为(1-99%) *30%*4=1.2%。因此,
在选取地址映象方法要考虑的主要因素：
地址变换的硬件容易实现； 地址变换的速度要快； 主存空间利用率要高； 发生块冲突的概率要小
四种方式
全相联映象与变换 直接映象与变换 组相联映像与变换 段相联映象
全相联映象与变换
定义及规则
映象规则：主存中的任意一块都可以映象到 Cache中的任意一块。
如何根据所纪录的信息来判定近期内哪 一块是最久没有被访问过的
Cache替换算法的主要特点： 全部用硬件实现
Cache存储器的透明性及性能分析
Cache的透明性 Cache的取算法 Cache存储器性能分析
Cache的透明性和一致性问题
由于Cache存储器的地址变换和块替换算法全 由硬件实现，因此Cache-主存存储层次对应用 程序员和系统程序员都是透明的。
Cache工作速度很高，可以将其集成到CPU内。高性能 CPU通常用两级Cache,一级在CPU内，其容量比较小， 速度很快，第二级在主板上，容量比较大，速度比第 一级低5倍左右。
Cache全部用硬件调度对所有程序员都是透明的。 Cache与主存储器之间以块为单位进行数据交换。块的
大小通常以在主存储器的一个存储周期内可以访问到 的数据长度为限。
区表存储器
提高Cache速度的一种方法：
把区号存储器与Cache合并成一个存储器
直接映象方法的主要优点：
硬件实现很简单, 不需要相联访问存储器 访问速度也比较快, 实际上不做地址变换
直接映象方式的主要缺点:
块的冲突率较高
区号E
块号B 块内地址w
块号b 块内地址w
访主存 相等比较 相等
Cache存储系统与虚拟存储系统比较
存储系统 要达到的目标
Cache 虚拟存储器 提高速度 扩大容量
实现方法
全部硬件
软件为主 硬件为辅
两级存储器速度比
页(块)大小 等效存储容量
3~10倍 1~16字 主存储器
105倍
1KB~16KB 虚拟存储器
透明性
对系统和 仅对应用 应用程序员 程序员
不命中时处理方式 等待主存储器 任务切换
来自处理机
主存地址
块号
块内地址
不命中
已 装 不 进
还 命中
可 装 入
主存-Cache 地址映象变换机构
Cache 替换 策略
访主存 装入Cache
块号
块内地址
Cache 地址
访主存 替换Cache
高速缓冲存储器Cache
Cache 单字宽
多字宽
单字宽
去处理机
直接通路
主存
基本结构
把主存和Cache机械等分成相同大小的块 （行），块比页小得多；
不按写分配法：在写Cache不命中时， 只把所要写的字写入主存。
按写分配法：在写Cache不命中时，还 把一个块从主存读入Cache。
目前，在写回法中采用按写分配法， 在写直达法中采用不按写分配法。
Cache的取算法
按需取进法：出现Cache块失效时，才将要访 问的字所在的块（行）取进。
块0
……
组 0
Gb-1
Gb
……
组 1
2Gb-1
区
……
0
块0
组0
……
GbCg-Gb ……
组 Cg-1
Gb-1
Cb-1=GbCg-1
Gb
1
……
……
2Gb-1
……
GbCg(Me-1)
……
Cg(Me-1)
GbCg(Me-1)+G
…… 块2Cb-1
…… 块Mb-Cb
…… 块Mb-1
区0 区1 区Me-1 主存 储器
地址变换过程
用主存地址中的块号B去访问区号存储器
把读出来的区号与主存地址中的区号E进行比较
比较结果相等, 且有效位为1, 则Cache命中
比较结果相等, 有效位为0, 表示Cache中的这一块已 经作废
送CPU 1/w
…
1
E D0 D1 …… Dw-1
有效位 区号 数据0 数据1 …… 数据w-1 按地址访问的Cache
组相联映像与变换
定义及规则：各组之间是直接映象，组内各块 间是全相联映象。
变换过程，如下图。 讨论：
S=nv时，全相联映像； S=0时，直接映像； 当主存空间和Cache空间确定时，q+s已确定； s值大，组内页数多，冲突概率小，变换复杂； s值小，组内页数少，冲突概率大，变换简单；