高速缓冲存储器
第四章-存储器04-高速缓冲存储器
Cache 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111
调入
4.1、地址映象——直接映像
例2：设一个Cache中有8块，访问主存进行读操作的块地址依次为： 10110、11010、10110、11010、10000、00100、10010， 求每次访问时Cache的内容。
硬件完成功能： 访存地址 转成 Cache地址 辅助存储器
Cache 的全部功能都是 由硬件完成的， 对程序员来说是透明的。
4.1、地址映象
映象：其物理意义就是位置的对应关系，将主存地址变成Cache地址。
常见的映象方式主要有三种： 1）直接映象 2）全相联映象 3）组相联映象
CPU Cache 字 数据总线 字
2位 主存区号标记 00 主存块号 比较 3位 区内块号 100 Cache块号 未命中 访问内存 000 001 010 011 100 101 110 111 块内地址 块内地址
Cache
000 001 010 011 100 101 110 111
调入
块表 000 001 010 011 100 101 110 111
4、高速缓冲存储器（Cache）
考研试题精选：
假设：CPU执行某段程序时，共访问Cache 3800 次，访问主存200 次，已知Cache存取周期为50ns，主存存取周期为250ns。
求：Cache—主存系统的平均存取时间和效率。 解： 系统命中率 h = 3800 / 3800 + 200 = 0.95
Cache
000 001 010 011 100 101 110 111 调入
块表 000 10 001 010 11 011 100 101 110 10 111
Cache基础知识介绍
• 两极cache相比较而言，L1 cache的容量小，但数据存取速 度较快，L2 cache的容量大，但数据存取速度较慢。部分 系统中也存在三级cache的结构。
Microprocessor
Fastest
CPU
Level 1 cache
Fast
Level 2 cache
Slow
memory
Cache的作用是什么
• 通过优化代码提高cache命中率
对数组int x[1024][4]进行求和 代码段A for(i=0;i<1024;i++) for(j=0;j<4;j++) sum += x[i][j]
Entry 0 Way 0 x[i][0] x[i][1]
代码段B for(j=0;j<4;j++) for(i=0;i<1024;i++) sum += x[i][j]
• 块:块是cache与主存的传输单位。 • 路（way）: 路是组相联映射方式的cache结构中的基本存 储单位，每一路存储一个块的数据。 • 组（entry）:组是组相联映射方式的cache对块进行管理的 单位。 • 区 （tag） :块的地址对应的主存储器中的区。 • 块内偏移地址（offset）: 用来标示块内一个字节的地址。 • 组相联映射方式下主存储器的地址空间由，区，组和块内 偏移地址组成。
什么是cache
• Cache又叫高速缓冲存储器，位于CPU与内存之间，是一种 特殊的存储器子系统。 • 目前比较常见的是两极cache结构，即cache系统由一级高 速缓存L1 cache和二级高速缓存L2 cache组成，L1 cache通 常又分为数据cache（I-Cache）和指令cache（D-Cache）， 它们分别用来存放数据和执行这些数据的指令。
高速缓冲存储器名词解释
高速缓冲存储器名词解释高速缓冲存储器（CacheMemory）是计算机系统中用来加快访问速度的一种临时存储器。
它可以被看作是内存系统中一层虚拟存储器，能够有效地把系统从内存、磁盘等设备中获取的数据以及未来所需要的数据暂存到cache memory中。
简言之，cache memory是一种可用来为CPU加速数据访问速度的存储器，是由CPU直接访问的一种高速存储器。
高速缓冲存储器由三个部分组成：cache级（cache level）、cache 缓存行（cache line）和cache单元（cache cell）。
cache是一组缓存行的集合，是 cache memory最小单元。
cache是由一组相连接的 cache line成。
cache line括一组相同大小的 cache元，每个单元根据它的作用可分为三类：索引（index）、标记（tag）、数据（data）。
cache可以将源数据分成多个子集，并将其中一部分存储到cache memory 中，以便快速访问。
cache据地址映射（address mapping）原理，将一段内存区域缩小，便于数据的快速访问。
当 CPU求某条指令时，它会首先检查 cache 中是否已经缓存了这条指令，如果缓存中有，就可以从 cache 中取出该指令，省去了访问主存的时间，这样就提高了 CPU运算速度。
除此之外，高速缓冲存储器还利用了多级缓存（multi-level cache）技术，把cache memory分为多级，从而提高了 cache memory 命中率。
在这种技术下，如果一级缓存（L1 cache）中没有找到所要访问的数据，则会再到二级缓存（L2 cache）中查找。
如果L2 cache中也没有相应的数据，则会再去其他更高级的缓存中查找，直至主存中的数据被访问到。
多级缓存的出现大大提高了 cache memory性能，大大提升了整个系统的访问效率，从而使CPU能更加高效地运行程序。
高速缓冲存储器
3.7 高速缓冲存储器高速缓冲存储器的功能是提高CPU数据输入/输出的速率，突破所谓的存储器瓶颈问题，即CPU与存储系统间数据传送带宽限制。
高速缓冲存储器能以极高的速率进行数据的访问，但因其价格高昂，所以只在CPU和主存之间添加少量的Cache，利用程序的局部性原理来进行工作。
3.7.1 程序访问的局部性原理程序访问的局部性有两个方面的含义：时间局部性和空间局部性。
时间局部性是指最近的访问项（指令/数据）很可能在不久的将来再次被访问（往往会引起对最近使用区域的集中访问），而空间局部性是指一个进程访问的各项地址彼此很近。
换句话说，就是最近的、未来要用的指令和数据大多局限于正在用的指令和数据，或是存放在与这些指令和数据位置上邻近的单元中。
这样，就可以把目前常用或将要用到的信息预先放在存取速度最快的存储器中，从而使CPU的访问速度大大提高。
依据局部性原理，把主存储器中访问概率高的内容存放在Cache中，当CPU需要读取数据时，首先在Cache中查找是否有所需内容，如果有则直接从Cache中读取；若没有再从主存中读取该数据，然后同时送往Cache和CPU。
如果CPU需要访问的内容大多都能在Cache中找到（称为命中），则可以大大提高系统性能。
3.7.2 Cache的基本工作原理如图3-13所示给出了Cache的基本结构。
Cache和主存都被分成若干个大小相等的块，每块由若干字节组成。
由于Cache的容量远小于主存的容量，所以Cache的块数要远少于主存的块数，它保存的信息只是主存中最活跃的若干块的副本。
用主存地址的块号字段访问Cache标记，并将取出的标记和主存地址的标记字段相比较，若相等，说明访问Cac he有效，称Cache命中，若不相等，说明访问Cache无效，称Cache不命中或失效，而此时需要从主存中将该块取出至Cache中。
当CPU发出读请求时，如果Cache命中，就直接对Cac he进行读操作，与主存无关；如果Cache不命中，则仍需访问主存，并把该块信息一次从主存调入Cache内。
《高速缓冲存储器》PPT课件
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不命中时处理方式 等待主存储器 任务切换
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3
来自处理机
主存地址
块号
块内地址
不命中
已 装 不 进
还 命中
可 装 入
主存-Cache 地址映象变换机构
Cache 替换 策略
访主存 装入Cache
块号
块内地址
Cache 地址
访主存 替换Cache
高速缓冲存储器Cache
Cache 单字宽
多字宽
地址变换的硬件容易实现；
地址变换的速度要快；
主存空间利用率要高；
发生块冲突的概率要小
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四种方式
全相联映象与变换
直接映象与变换
组相联映像与变换
段相联映象
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全相联映象与变换
定义及规则
映象规则：主存中的任意一块都可以映象到 Cache中的任意一块。
如果Cache的块数为Cb，主存的块数为Mb， 映象关系共有：Cb×Mb种。
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主存地址 相联比较
块号B
块号b 命中
块内地址
块内地址w Cache地址
B
b
主存块号B Cache块号b 有效位 目录表（由相联存储器组成，共Cb个字）
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直接映象与变换
定义及规则
映象规则：主存中一块只能映象到Cache的一个特 定的块中。
计算公式： b＝B mod Cb，其中：
比较结果不相等, 有效位为0, 表示Cache中的这一块 是空的
比较结果不相等, 有效位为1, 表示原来在Cache中的 这一块是有用的
高速缓冲存储器cache的原理
高速缓冲存储器cache的原理高速缓冲存储器（Cache）原理简介什么是高速缓冲存储器•高速缓冲存储器（Cache）是计算机体系结构中一种用于提高数据传输速度的存储器层次结构。
•它位于处理器和主存储器之间，作为一个中间层，存储处理器频繁使用的数据，以提供更快的访问速度。
高速缓冲存储器的工作原理1.局部性原理–高速缓冲存储器的设计基于计算机程序的局部性原理。
–局部性原理包括时间局部性和空间局部性两个方面。
–时间局部性指的是在一段时间内，CPU对某些数据的访问很频繁。
–空间局部性指的是当访问某个地址时，很可能在不久的将来还会访问附近的地址。
2.缓存工作原理–高速缓冲存储器通过存储最近使用的数据来加速访问速度。
–缓存采用一种称为缓存行的数据块单位，将主存储器中的数据缓存在缓存中。
–缓存行的大小一般为2^n字节，其中n为缓存行地址的位数。
–当CPU需要从主存储器中读取数据时，首先会检查缓存中是否有对应的缓存行。
–如果有，称为缓存命中；如果没有，称为缓存未命中。
3.缓存命中–当缓存命中时，CPU可以直接从缓存中读取数据，避免了对主存储器的访问，大大提高了访问速度。
–同时，缓存还可以缓存下一条指令，提前加载到缓存中，以等待CPU的执行。
4.缓存未命中–当缓存未命中时，需要从主存储器中读取数据，此时会引起一定的延迟。
–缓存未命中会触发缓存替换算法，将最近最少使用的缓存行替换出去，腾出空间存放新的缓存行。
5.缓存替换算法–常见的缓存替换算法有最近最久未使用（LRU）、先进先出（FIFO）和随机替换等。
–这些算法会根据缓存行的使用频率等因素来进行替换决策。
–替换算法的选择往往取决于不同的应用场景和硬件架构。
高速缓冲存储器的优势与应用•高速缓冲存储器极大地提高了计算机的性能和效率。
•它可以减少CPU对主存储器的访问次数，缩短了数据传输的时间。
•高速缓冲存储器被广泛应用于各种计算机硬件架构中，包括个人电脑、服务器和嵌入式系统等。
高速缓冲存储器
高速缓冲存储器（Cache）
–Cache的写操作
Cache中的块是主存中相应块的副本。如果程序执
行过程中要对某块的某单元进行写操作，有两种方法：
（1）标志交换方式（写回法）：即只向Cache写入，
并用标志注明，直至该块在替换中被排挤出来，才将该
块写回主存，代替未经修改的原本；
12/
高速缓冲存储器（Cache）
（t，T）表示，也称之为工作集合。 根据程序访问局部 化性质，W（t，T）随时间的变化是相当缓慢的。把这 个集合从主存中移至（读出）一个能高速访问的小容量 存储器内，供程序在一段时间内随时访问，大大减少程
序访问主存的次数，从而加速程序的运行。
6/
高速缓冲存储器（Cache）
（2）这个介于主存和CPU之间的高速小容量存储器就称 为Cache。所以，程序访问局部化性质是Cache得以实现 的原理基础，而高速（能与CPU匹配）则是Cache得以
高速缓冲存储器（Cache）
–Cache的读操作
CPU进行读存储器作时，根据其送出的主存地址区分两 种不同情况： （1）一种是需要的信息已在Cache中，那末直接访问 Cache就行了； （2）另一种是所需信息不在Cache中，就要把该单元 所在的块从主存调Cache。后一种情况又有两种实现方 法：一种是将块调入Cache后再读入CPU；另一种读直 达（读直达通路）。在调入新的块时，如果Cache已占 满，这就产生替换，由替换控制部件按已定的替换算法 实现。
如果进程切换发生在用户程序因为系统运行管理程
序、处理I/O中断或时钟中断时，QSW值越小，表明
由管理程序切换至原来的用户程序越块，Cache中
（2）写直达法：即在写入Cache的同时，也写入
高速缓冲存储器
Cache的实现原理是：将CPU最近最可能用到的指令或数据从主存复制到Cache中，当CPU下次再用到 这些信息时，就不必访问慢速的主存，而直接从快速的Cache中得到，从而提高访问速度。
Cache的工作原理
当 CPU 发 出 读 命 令 时 ， Cache 控 制部件先要检查CPU送出的地址，判 断 CPU 要 访 问 的 地 址 单 元 是 否 在 Cache 中 。 若 在 ， 称 为 Cache 命 中 ， CPU 就 可 直 接 从 Cache 中 访 问 ； 若 不 在，则称为Cache未命中（或失效）， 这时就需要从内存中访问，并把与本 次访问相邻近的存储区内容复制到 Cache中，以备下次使用。组内全相联映来自的方法。高速缓冲存储器
1.3 Cache的替换策略
当CPU访问的数据不在Cache中（即Cache未命中）时，就要访问主存，并把数据所在的页调入Cache，以 替换Cache中的页。
从C随ac机he替中换随算机法地选 一页替换。
先进选先择出最（先F调IF入O的）页算法 替换
最近最少使用（LRU） 选择最算近法最少使用 的页替换。
写 贯 穿 法 （ WT ） ： 在 对 Cache 进 行 写 操作的同时，也写入主存。
回 写 法 （ WB ） ： 在 对 Cache 进行写操作时，不写入主存，只是 在Cache中加以标记。只有当Cache 中的数据被再次更改时，才将原更 新的数据写入主存。
微机原理与接口技术
高速缓冲存储器
1.2 Cache的地址映射
被复制到Cache中的数据在内存中的地址与在Cache 中的地址之间的对应关系称为Cache的地址映射。
为了方便管理，将主存和Cache都分成大小相等的 若干页。设主存容量为2n，Cache容量为2m，页的大小 为2p（即页内地址有p位），则主存的页号（即页地址） 共有n－p位，Cache页号共有m－p位。这样，在进行地 址映射时，就是把主存页映射到Cache页上（即页号的 映射）。
高速缓冲存储器cache
高速缓冲存储器cache程序的访问局部性程序的访问局部性定义在较短时间间隔内，程序产生的地址往往聚集在很小的一段地址空间内。
具体体现有两方面：时间局部性：被访问的某一存储单元，在一个较短的时间间隔内可能被再次访问；空间局部性：被访问的存储单元的邻近单元在一个较短的时间间隔内，可能也会被访问。
产生访问局部性的原因程序是由指令和数据组成的。
指令在主存中是按序存放的，存储单元是连续的，地址也是连续的，循环结构程序段或函数等子程序段再较短时间间隔内可能被重复执行，因此，指令的访问具有明显的局部化特性；数据在主存中的也是按序连续存放的，尤其是数组元素，常常被按序重复访问，因此，数据的访问也具有明显的局部化特性。
命中(Hit)：若CPU访问单元所在的块在cache中，则称为命中。
命中的概率称为命中率(Hit Rate)，是命中次数与访问总次数之比。
命中时，CPU在cache直接存取信息，所用的时间开销为cache的访问时间，称为命中时间(Hit Time)。
缺失(Miss)：若CPU访问单元所在的块不在cache中，则称为不命中或缺失，缺失的概率称为缺失率(Miss Rate)，是缺失次数与访问总次数之比。
缺失时，需要从主存读取一个主存块送cache，同时将所需信息送CPU，所用的时间开销为主存访问时间和cache访问时间之和。
通常将从主存读入一个主存块到cache的时间称为缺失损失(Miss Penalty)。
CPU在cache—主存层次的平均访问时间为。
由于程序访问的局部性特定，cache的命中率可以达到很高，接近于1，因此，即使Miss Penalty 远远大于Hit Time，但最终的平均访问时间仍可接近cache的访问时间。
cache工作流程程序执行中过程中，需要从主存取指令或读数据时，先检查cache是否命中，若命中，则直接从cache中读取信息送CPU进行运算，而不用访问主存储器；若缺失，则将访问地址内的数据送CPU进行运算，同时将当前访问的主存块复制到cache中。
高速缓冲存储器(Cache)
高速缓冲存储器 （Cache）
1.1 Cache的结构和工作 原理
如图6-18所示为Cache的结构和工作原理图。
图6-1Cache存储体：存放由主存调入的指令与数据块。 （2）地址转换部件：建立目录表以实现主存地址到缓存地址 的转换。 （3）替换部件：在缓存已满时按一定策略进行数据块替换， 并修改地址转换部件。
图6-21 例6.2.3的地址格式、目录表格式
2．直接相联方式
地址映象规则：主存储器中一块只能映象到Cache的一个特定的块中。
（1）主存与缓存分成相同大小的数据块。 （2）主存容量应是缓存容量的整数倍，将主存空间按缓存的容量 分成区，主存中每一区的块数与缓存的总块数相等。 （3）主存中某区的一块存入缓存时只能存入缓存中块号相同的位 置。
数字电子技术
图6-19 Cache的全相联映像方式
如图6-20所示为全相联地址转换图。
图6-20 全相联地址转换图
例1.1 某处理器的主存容量为1 MB，Cache的容量为32 KB，每块 的大小为16个字，试画出主、缓存的地址格式、目录表格式，并 计算每块的容量。
解： 如图6-21所示画划出主、缓存的地址格式、目录表格式。
3．组相联方式
组相联的映象规则主要包括以下几点。
（1）主存和Cache按同样大小划分成块。 （2）主存和Cache按同样大小划分成组。 （3）主存容量是缓存容量的整数倍，将主存空间按缓冲区的大 小分成区，主存中每一区的组数与缓存的组数相同。 （4）当主存的数据调入缓存时，主存与缓存的组号应相等，也 就是各区中的某一块只能存入缓存的同组号的空间内，但组内 各块地址之间则可以任意存放，即从主存的组到Cache的组之间 采用直接映象方式；在两个对应的组内部采用全相联映象方式。
简述高速缓冲存储器的工作原理
简述高速缓冲存储器的工作原理
高速缓冲存储器（Cache）是位于计算机处理器和主存之间的一种存储器，其工作原理是通过预先将主存中的数据和指令复制到缓存中，并将最近访问过的数据和指令保存在缓存中。
当处理器需要读取数据或指令时，首先会检查缓存中是否存在需要的数据或指令。
如果存在，则可以直接从缓存中获取，从而加快读取速度；如果不存在，则需要从主存中获取，并将其复制到缓存中以备将来使用。
缓存的工作原理主要包括以下几个步骤：
1. 读取请求：当处理器需要读取数据或指令时，首先会发送读取请求给缓存。
2. 检查缓存：缓存会检查自身是否包含所需的数据或指令。
如果命中（hit），则直接从缓存中读取；如果未命中（miss），则进入下一步。
3. 访问主存：当缓存未命中时，会发送请求给主存，从主存中读取所需的数据或指令。
4. 更新缓存：主存返回数据或指令后，将其复制到缓存中，并更新缓存的标记信息。
5. 返回数据：最后，缓存将数据或指令返回给处理器。
通过将最常用的数据和指令保存在缓存中，可以减少处理器对主存的访问次数，从而提高计算机的性能。
高速缓存采用了较快的存储介质和更接近处理器的位置，以便更快地访问数据和指令。
同时，缓存采用了更小的容量，以节省成本，并且使用
了一些替换算法来选择替换缓存中的数据，以便能够存储更多的热点数据。
高速缓冲存储器
1.1 cacheห้องสมุดไป่ตู้概念
为了解决存储器系统的容量、存取速度及单位成本 之间的矛盾，可以采用cache―主存存储结构，即在主存 和CPU之间设置cache，把正在执行的指令代码单元附近 的一部分指令代码或数据从主存装入cache中，供CPU在 一段时间内使用。由于存储器访问的局部性，在一定容 量cache的条件下，可以做到使CPU大部分取指令代码及 进行数据读写的操作都只需通过访问cache就可实现，而 不是访问主存实现。
高速缓冲存储器
1.2 cache的基本组成与工作原理
辅助硬件电路
高速 缓存
主
CPU
存
高速缓冲存储器
1.2 cache的基本组成与工作原理
主
替换控
存
制部件
地
主
址
CPU 寄 存 器
Cache－主 存地址变 换机构
cache 地址 寄存
Cache 存储器
存
MA
器
高速缓冲存储器
1.2 cache的基本组成与工作原理
3）随机替换策略 是从特定的行位置中随机地选取一行替换
高速缓冲存储器
1.3 cache的地址映像
高速缓冲存储器
1.3 cache的地址映像
读操作
- 一种是需要的数据已在cache存储器中，那么只需直接访问cache存储器， 从对应单元中读取信息到数据总线。 - 另一种是所需要的数据尚未装入cache存储器中，CPU在从主存读取信息 的同时，由cache替换部件把该地址所在的存储内容从主存复制到cache中。
写操作
- 其一，命中时，不但要把新的内容写入cache中，还必须同时写入主存， 使主存和cache内容同时修改。
高速缓冲存储器cache的作用
高速缓冲存储器cache的作用高速缓冲存储器（cache）是计算机系统中的一种重要组成部分，它的作用可以用来提高数据访问速度、降低数据延迟，从而提升整个系统的性能。
在计算机系统中，CPU（中央处理器）和内存之间的数据交换是非常频繁的，而高速缓存存储器的作用就是在CPU和内存之间起到一个缓冲的作用，加快数据传输的速度。
高速缓存存储器通过存储最常用的数据，将这些数据暂时保存在CPU附近，以便下次访问时可以更快地获取。
这样，当CPU需要访问某个数据时，它首先会在高速缓存中进行查找，如果找到了需要的数据，就可以直接从缓存中读取，而不需要再次访问内存。
由于高速缓存存储器的访问速度比内存快得多，因此可以大大减少CPU等待数据的时间，从而提高计算机的整体运行速度。
高速缓存存储器还可以通过预取数据的方式来提高数据访问速度。
当CPU访问某个数据时，高速缓存存储器会根据程序的局部性原理，主动将该数据所在的连续内存块中的数据一并加载到缓存中。
这样，在CPU访问下一个数据时，它已经在高速缓存中了，无需再次从内存中读取。
通过预取数据，可以减少CPU等待数据的时间，提高计算机的整体性能。
高速缓存存储器还可以通过缓存一致性协议来提高系统的性能和数据的一致性。
在多核处理器系统中，每个核都有自己的高速缓存，而它们之间又需要共享数据。
为了保证数据的一致性，高速缓存存储器会使用一种协议来保证每个核对共享数据的操作都是正确的。
这种协议可以在不同核之间进行数据的同步和通信，从而保证数据的一致性。
通过缓存一致性协议，可以提高系统的性能和数据的可靠性。
高速缓存存储器还有一种非常重要的作用，即减少对内存的访问次数。
由于内存的访问速度相对较慢，因此每次访问内存都需要耗费较多的时间。
而高速缓存存储器的访问速度比内存快得多，因此可以将CPU对内存的访问次数减少到最低限度。
通过减少对内存的访问次数，可以大大提高计算机系统的性能，降低数据访问的延迟。
高速缓存存储器在计算机系统中起到了至关重要的作用。
高速缓冲存储器cache的作用
高速缓冲存储器cache的作用高速缓冲存储器（Cache）是计算机中一种特殊的存储器，其作用是提高计算机的运行速度和效率。
它位于CPU和主存之间，作为CPU与主存之间的缓冲区域，用来存放最近被CPU频繁访问的数据和指令。
Cache的作用主要有以下几个方面：1. 提高数据访问速度：Cache采用了更快的存取速度和更短的访问时间。
由于CPU频繁访问Cache，而Cache又位于CPU旁边，因此数据可以更快地被CPU获取到，从而提高了计算机系统的整体运行速度。
2. 减轻主存压力：主存的访问速度相对较慢，而CPU的运行速度相对较快，这就导致了CPU频繁等待主存的情况。
通过引入Cache 作为中间缓冲区域，可以将CPU需要的数据和指令预先存放在Cache中，当CPU需要时，直接从Cache中获取，减轻了对主存的访问压力。
3. 提高命中率：Cache是根据局部性原理设计的，即程序访问的数据和指令往往具有一定的局部性。
Cache通过将近期被CPU频繁访问的数据和指令存放在Cache中，提高了命中率，即CPU在Cache中找到需要的数据和指令的概率增加，从而减少了访问主存的次数，提高了系统的效率。
4. 缓解存储器层次结构之间的速度不匹配：计算机系统中，存储器的层次结构是由快速但容量较小的Cache、速度适中但容量较大的主存和速度较慢但容量最大的辅助存储器组成。
Cache的引入可以缓解存储器层次结构之间的速度不匹配问题，通过Cache将较慢的主存和辅助存储器的访问速度与CPU相匹配，提高了整个存储器层次结构的效率。
5. 提高系统吞吐量：通过提高命中率、减轻主存压力和提高数据访问速度，Cache可以提高系统的吞吐量。
吞吐量是指单位时间内完成的任务数量，Cache的引入可以减少CPU等待数据和指令的时间，从而提高了系统每单位时间内处理任务的数量，进而提高了系统的吞吐量。
高速缓冲存储器Cache在计算机系统中起到了至关重要的作用。
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3.2.1 中央处理器
计算机导论(2014)
3.2.1 中央处理器
主要性能指标
兼容性(Compatibility)：运行在旧款CPU上的程序不用修 改，就能直接在新款的CPU上运行，称为向下兼容。
字长(Word Size)：CPU一次能够处理的数据的二进制位 数，字长越长，运算速度就越快。 主频(Master Frequency)：主频是指CPU的时钟频率，它 决定了CPU每秒钟可以有多少个指令周期，可以执行多少 条指令。主频越高，CPU的运算速度也就越快。
3.1 计算机的基本组成及工作原理
计算机的工作原理
计算机导论(2014)
3.2 计算机硬件子系统
中央处理器（主要包含运算器和控制器） 内存储器 外存储器 输入设备 输出设备 主板 总线
计算机导论(2014)
CPU的两大体系: RISC(Reduced Instruction Set Computer)， 基本组成 其包括ARM/MIPS/PowerPC处理器。 运算器 CISC(Complex Instruction Set Computer)， 控制器 其包括x86架构各种CPU，包括 寄存器 AMD,INTEL,CYRIX, VIA公司生产的各种 CPU。 芯片化的 CPU称为微处理器
计算机导论(2014)
分类： 按存储介质 半导体存储器：用半导体器件组成的存储器。 磁表面存储器：用磁性材料做成的存储器。 按存储方式 随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置 顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。 按读写功能 存储器：存放数据和程序。 只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的各存储器之间的关系 输入设备：将数据和程序输入计算机。 半导体存储器。 按信息保存性 输出设备：将运算结果输出。 非永久记忆的存储器：断电后信息即消失的存储器。 永久记忆性存储器：断电后仍能保存信息的存储器。 按用途 根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储 储器等。 为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，通常采用多级存储器 即使用高速缓冲存储器、主存储器和外存储器。存储系统的分级结构 用途特点 高速缓冲存储器Cache 高速存取指令和数据存取速度快，但存储容量小 主存储器内存存放计算机运行期间的大量程序和数据存取速度较快，存储容量不大 外存储器外存存放系统程序和大型数据文件及数据库存储容量大，位成本低
– 四倍数据速率SDRAM （QDR-SDRAM）
计算机导论(2014)
3.2.2 内存储器
只读存储器
易失性（在断电情况下仍能保持所存储的数据信 （息）的存储器，数据删除不是以单个的字节为单 Programmable ROM，PROM） 位而是以固定的区块为单位（注意：NOR Flash 可擦可编程只读存储器 为字节存储。），区块大小一般为256KB到20MB。 （Erasable Programmable ROM，EPROM） 闪存是电子可擦除只读存储器（EEPROM）的变 电可擦可编程只读存储器 种，闪存与EEPROM不同的是，EEPROM能在字 （节水平上进行删除和重写而不是整个芯片擦写， Electrically Erasable Programmable ROM，EEPROM） 而闪存的大部分芯片需要块擦除。由于其断电时 仍能保存数据，闪存通常被用来保存设置信息， 如在电脑的BIOS（基本程序）、PDA（个人数字 助理）、数码相机中保存资料等。
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3.2.2 内存储器
随机存储器
静态随机存储器（Static RAM，SRAM ）
在通电情况下，SRAM中存储的数据不会丢失，所以 不需定时刷新，存取速度快。其不足是集成度较低、 体积比较大、成本比较高，主要用于要求速度快、但 容量较小的高速缓存。
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3.2.2 内存储器
控制器
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3.1 计算机的基本组成及工作原理
计算机的工作原理
运算器(arithmetic unit)：
算术逻辑部件 (Arithmetic Logical Unit, ALU)完成算术 控制器 (Control Unit) ：控制计算机各部分协调工作，由 指令寄存器 IR(Instruction Register) 、指令译码器 运算(加、减，乘、除 )和逻辑运算 (与、或、非、异或), ID(Instruction 和操作控制器 0C(Operation 以及移位Decoder) (shift)、比较 (cmp)、传送 (mov)等运算。 Controller)三个部件组成。功能：它根据用户预先编好的 累加器、状态寄存器(accumulator)、通用寄存器组等 程序，依次从存储器中取出各条指令，放在指令寄存器 IR 中，通过指令译码 (分析)确定应该进行什么操作，然后通 组成 过操作控制器OC，按确定的时序，向相应的部件发出微操 作控制信号。操作控制器OC中主要包括节拍脉冲发生器、 控制矩阵、时钟脉冲发生器、复位电路和启停电路等控制 逻辑。
随机存储器
动态随机存储器（ Dynamic RAM，DRAM）
DRAM存储单元需要定时刷新，否则存储的数据就会丢失， 存取速度比较慢，但集成度高、体积小、成本低。
RAM）
– 单倍数据速率SDRAM （SDR-SDRAM） – 双倍数据速率SDRAM （DDR-SDRAM）
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3.2.2 内存储器
主要特点
断电后存储的数据丢失。 用于存放要执行的程序和相应的数据。
常用的内存种类
随机存储器（RAM） 只读存储器（ROM ） 高速缓存（Cache）
存储容量表示
1ZB=1024EB，1EB=1024PB，1PB=1024TB，1TB=1024GB 1GB=1024MB，1MB=1024KB，1KB=1024B
第3章 计算机基础知识
3.1 3.2 3.3 3.4 3.5 3.6 计算机的基本组成及工作原理 计算机硬件子系统 计算机软件子系统 数据表示 数据存储 多媒体技术基础
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3.1 计算机的基本组成及工作原理
计算机的基本组成/硬件逻辑图
运算器
程 序或 数据
输入设备
存储器
输出设备
结 果