计算机组成原理第5章作业答案
计算机组成原理第5章作业答案
14. 在什么条件下，I/O设备可 以向CPU提出中断请求？
解：I/O设备向CPU提出中断 请求的条件是：I/O接口中的设备 工作完成状态为1（D=1），中断 屏蔽码为0 （MASK=0），且CPU
查询中断时，中断请求触发器状态 为1（INTR=1）。
15. 什么是中断允许触发器？它 有何作用？
程序控制接口、程序中断接口、 DMA接口三种。
11. 简述I/O接口的功能和基本组成。
答： P188 （1）选址功能 （2）传送命令的功能 （3）传送数据的功能 （4）反映I/O设置工作状态的功能
13. 说明中断向量地址和入口地址的 区别和联系。
解： 中断向量地址和入口地址的区别： 向量地址是硬件电路（向量编码器）
输入输出系统
第 五章2. 简要说明C源自U与I/O之间传递信息可 采用哪几种联络方式？它们分别用于什么 场合？
答： CPU与I/O之间传递信息常采用 三种联络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为：
直接控制适用于结构极简单、速度极 慢的I/O设备，CPU直接控制外设处于某种 状态而无须联络信号。
N个数据所需的处理时间=P×N+Q秒 平均每个数据所需处理时间= （P×N+Q）/ N 秒； 求倒数得： 该系统跟踪到的每秒中断请求数=N/ （P×N+Q）次。
19. 在程序中断方式中，磁盘申请 中断的优先权高于打印机。当打印机正 在进行打印时，磁盘申请中断请求。试 问是否要将打印机输出停下来，等磁盘 操作结束后，打印机输出才能继续进行？ 为什么？
I/O设备匀速运行， 25s后，第二 个中断请求到来，CPU正在执行中断程 序接收第一个数据， 40s时响应；
50s后，第三个中断请求到来， CPU正在执行中断程序接收第二个数据， 要到80s时响应；
计算机组成原理第5章习题参考答案讲解
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第5章习题参考答案讲解
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第5章习题参考答案
倍？ [解] （1）主存容量为 4MB，按字节编址，主存地址为 22 位，地址格式如下图所示： 区号 (8 位) Cache 的地址格式为 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位) （2）由于每个字块有８个字，故主存第０、１、２、⋯、９９号字单元分别在字块０～１２ 中，但 Cache 起始为空，Cache 与主存是以块为单位交换，所以第一次读时每一块中的 第一个单元没命中，但后面７次每个单元均可以命中 命中率＝Nc/(Nc＋Nm)＝(100－13＋７×100)/(８×100)＝98.4％ （3）设 Cache 的存取周期为 T，则主存的存取周期为６T。 有 Cache 的访存时间＝H×Tc＋（１－H）×（Tm＋Tc）＝Tc＋（１－H）×Tm =T+(1-98.4%)×6T=1.096T 无 Cache 的访存时间为６T，所以速度提高倍数＝６÷1.096＝５.47 倍。 5-27 已知采用页式虚拟存储器，某程序中一条指令的虚地址是：000001111111100000。该程 序的页表起始地址是 0011，页面大小１K，页表中有关单元最末四位（实页号）见下表： 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位)
_
A12 0 1 0 1
A11~A0 --------------------
第一组 第二组 第三组 第四组
CS 0 A13 A12 CS1 A13 A12 CS 2 A13 A12
CS 3 A13 A12
存储器的逻辑图如图 1 所示。 5-16.现有如下存储芯片：2K×1 的 ROM、4K×1 的 RAM、8K×1 的 ROM。若用它们组成容量为 16KB 的存储器，前 4KB 为 ROM，后 12KB 为 RAM，CPU 的地址总线 16 位。 （1）各种存储芯片分别用多少片？ （2）正确选用译码器及门电路，并画出相应的逻辑结构图。 （3）指出有无地址重叠现象。 [解]： （1） 需要用 2K×1 的 ROM 芯片 16 片，4K×1 的 RAM 芯片 24 片。不能用 8K×1 的 ROM 芯片，因为大于 ROM 应有的空间。 （2） 各存储芯片的地址跟配如下： A15 A14 A13 A12 A11 A10~A0 X X 0 0 0 ----- 2KB ROM X X 0 0 1 ------ 2KB ROM X X 0 1 ----------------- 4KB RAM X X 1 0 ----------------- 4KB RAM X X 1 1 ----------------- 4KB RAM 相应的逻辑结构图如图 2 示。 （3）有地址重叠现象。因为地址线 A15、A14 没有参加译码
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：n = log1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
1每块板的结构如下图24块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案片内地片A0A1A3A2A8A9A7A6A5A4A12A15A14A13A11A1000000000000000004K111111100001111100001000000000004K10001111111111114K00000000100000001 1 1 1 1 1 1 1 1 1 1 1 0 0 1 00 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 4K11111111111111时分别选定，11，为A1200，0110，，恒为，由以上真值表可知，采用全译码方式，A15A140A13 RAM芯片。
计算机组成原理习题答案第五章
＋００ ．１１１１００
０１．０００１１１
需右规一次，［X－Y］浮＝００００；０．１０００１１
所以X－Y＝２－０００×０．１０００１１
１3．设浮点数的阶码和尾数部分均用补码表示，按照浮点数的运算规则，计算下列
各题：
（１）X＝２３×１３/１６，Y＝２４×－９/１６
求：X×Y。
（２）X＝２３×－１３/１６，Y＝２５×１５/１６
０．１１０１１
补码除法：X÷Y＝－０．１１００１＋０．０００１１×２－５０．１１０１１
（３）中间过程略。原码除法：X÷Y＝－０．１１０００＋０．１００００×２－５
０．１０１１０
补码除法：X÷Y＝－０．１１００１＋０．００１０１×２－５
０．１０１１０
（４）中间过程略。原码除法：X÷Y＝０．１１０１０＋０．０００１０×２－５
Ci＝Ai Bi＋（Ai⊕Bi）Ci－１
欲证明Pi＝Ai＋Bi＝Ai⊕Bi，也就是要证明Ci＝Ai Bi＋（Ai⊕Bi）Ci－１＝Ai Bi＋（Ai
＋Bi）Ci－１
用卡诺图法，图４唱１０（a）和４唱１０（b）分别是两个逻辑表达式的卡诺图。两个卡诺图相同，两个逻辑表达式就相等，则进位传递函数的两种形式相等。
不校正
②
５
６
７
８
９０１０００
０１００１
０１０１０
０１０１１
０１１００００１０１
００１１０
００１１１
０１０００
０１００１
若A＜５，B＜５，
则＋３校正
③
１０
１１
１２
１３
１４１００００
１０００１
１００１０
１００１１
１０１０００１１０１
计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案;在CPU 中：1保存当前正在执行的指令的寄存器是 IR ； 2保存当前正在执行的指令地址的寄存器是 AR3算术逻辑运算结果通常放在 DR 和 通用寄存器 ;2．参见图的数据通路;画出存数指令“STO Rl,R2”的指令周期流程图,其含义是将寄存器Rl 的内容传送至R2为地址的主存单元中;标出各微操作信号序列; 解：STO R1, R2的指令流程图及微操作信号序列如下：3．参见图的数据通路,画出取数指令“LAD R3,R0”的指令周期流程图,其含义是将R3为地址主存单元的内容取至寄存器R2中,标出各微操作控制信号序列; 解：LAD R3, R0的指令流程图及为操作信号序列如下：4．假设主脉冲源频率为10MHz,要求产生5个等间隔的节拍脉冲,试画出时序产生器的逻辑图; 解： 5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns,T 2=400ns,T 3=200ns,试画出时序产生器逻辑图;解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可;所以取时钟源提供的时钟周期为200ns,即,其频率为5MHz.；由于要输出3个节拍脉冲信号,而T 3的宽度为2个时钟周期,也就是一个节拍电位的时间是4个时钟周期,所以除了C 4外,还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =,由此可画出逻辑电路图如下：6．假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的;已知微指令长度为32位,请估算控制存储器容量; 解：80条指令,平均每条指令由4条微指令组成,其中有一条公用微指令,所以总微指令条数为80 4-1+1=241条微指令,每条微指令32位,所以控存容量为：24132位7．某ALU 器件是用模式控制码M S 3 S 2 S 1 C 来控制执行不同的算术运算和逻辑操作;下表列出各条指令所要求的模式控制码,其中y 为二进制变量,φ为0或l 任选;2,S l ,C 的逻辑表达式;由表可列如下逻辑方程 M=GS 3=H+D+FS 2=A+B+D+H+E+F+G S 1=A+B+F+G C=H+D+Ey+Fy8．某机有8条微指令I1—I8,每条微指令所包含的微命令控制信号如下表所示;a—j分别对应10种不同性质的微命令信号;假设一条微指令的控制字段仅限为8位,请安10位控制字段,现控制字段仅限于8位,那么,为了压缩控制字段的长度,必须设法把一个微指令周期中的互斥性微命令组合在一个小组中,进行分组译码;经分析,e,f,h和b,i,j、或d,i,j和e,f,h、或g,b,j和i,f,h均是不可能同时出现的互斥信号,所以可将其通过2:4译码后输出三个微命令信号00表示该组所有的微命令均无效,而其余四个微命令信号用直接表示方式;因此可用下面的格式安排控制字段;e f h b i je f h d i jf h i bg j9μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位,P1和P2为判别标志,C为进位标志,IR5和IR6为指令寄存器的相应位,T4为时钟周期信号;说明上述逻辑表达式的含义,画出微地址转移逻辑图;解：μA5=P3·IR5·T4μA4=P3·IR4·T4μA3=P1·IR3·T4μA2=P1·IR2·T4μA1=P1·IR1·T4μA0=P1·IR·T4+P2·C·T4用触发器强置端低有效修改,前5个表达式用“与非”门实现,最后1个用“与或非”门实现μA2、μA1、μA触发器的微地址转移逻辑图如下：其他略10．某计算机有如下部件,ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R0R3,暂存器C和D;1请将各逻辑部件组成一个数据通路,并标明数据流动方向;2画出“ADD R1,R2”指令的指令周期流程图;解：1 设该系统为单总线结构,暂存器C和D用于ALU的输入端数据暂存,移位器作为ALU输出端的缓冲器,可对ALU的运算结果进行附加操作,则数据通路可设计如下：2 根据上面的数据通路,可画出“ADD R1,R2”设R1为目的寄存器的指令周期流程图如下：11．已知某机采用微程序控制方式,控存容量为51248位;微程序可在整个控存中实现转移,控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式;请问；1微指令的三个字段分别应为多少位2画出对应这种微指令格式的微程序控制器逻辑框图;解：1 因为容量为51248位,所以下址字段需用9位,控制微程序转移的条件有4个,所以判别测试字段需4位或3位译码,因此操作控制字段的位数48-9-4=35位或48-9-3=36位2微程序控制器逻辑框图参见教材图12．今有4级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作;今假设完成各步 操作的时间依次为100ns,100ns,80ns,50ns;请问； 1流水线的操作周期应设计为多少2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行3如果在硬件设计上加以改进,至少需推迟多少时间 答：1 流水操作周期为max100,100,80,50=100ns2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么在第1条指令“送结果”步骤完成后,第2条指令的“取数”步骤才能开始,也就是说,第2条指令要推迟两个操作周期,即200ns 才能进行;3 如果在硬件设计上加以改进,采用定向传送的技术,则只要第1条指令完成“运算”的步骤,第2条指令就可以“取数”了,因此至少需推迟100ns;13．指令流水线有取指IF 、译码ID 、执行EX 、访存MEM 、写回寄存器堆WB 五个过程段,共有20条指令连续输入此流水线;1画出流水处理的时空图,假设时钟周期为100ns;2求流水线的实际吞吐率单位时间里执行完毕的指令数; 3求流水线的加速比; 解：1 流水处理的空图如下,其中每个流水操作周期为100ns ：空间S I 1 I 2 I 15 I 16 I 17 I 18 I 19 I 20WB MEM EXIDIF123456192021222324时间T2 流水线的实际吞吐量：执行20条指令共用5+119=24个流水周期,共2400ns,所以实际吞吐率为：3 流水线的加速比为：设流水线操作周期为τ,则n指令串行经过k个过程段的时间为nkτ；而n条指令经过可并行的k段流水线时所需的时间为k+n-1τ；故20条指令经过5个过程段的加速比为：14．用时空图法证明流水计算机比非流水计算机具有更高的吞吐率;解：设流水计算机的指令流水线分为4个过程段：IF、ID、EX、WB,则流水计算机的时空图如下：空间S I1I2I3I4I5WBEXIDIF12345678时间T 非流水计算机的时空图：空间S I1I2WB EX ID IF1 2 3 4 5 6 7 8 时间T由图中可以看出,同样的8个操作周期内,流水计算机执行完了5条指令,而非流水计算机只执行完了2条指令；由此,可看出流水计算机比非流水计算机具有更高的吞吐率; 15．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率; 证明：设流水计算机具有k 级流水线,每个操作周期的时间为,执行n 条指令的时间为：()τ⨯-+=1n k T ；吞吐率为：()τ⨯-+=11n k nH而非流水计算机,执行n 条指令的时间为：τ⨯⨯=k n T ；吞吐率为：τ⨯⨯=k n nH 2当n=1时,21H H =；当n>1时,21H H >,即：流水计算机具有更高的吞吐率;16．判断以下三组指令中各存在哪种类型的数据相关 1 I 1 LAD R1,A ； MA →R1,MA 是存储器单元 I 2 ADD R2,Rl ； R2+R1→R2 2 I 1 ADD R3,R4 ； R3+R4→R3 I 2 MUL R4,R5 ； R4R5→R43 I 1 LAD R6,B ； MB →R6,MB 是存储器单元I 2 MUL R6,R7 ； R6 R7→R6 解：1 I 1的运算结果应该先写入R 1,然后再在I 2中读取R 1的内容作为操作数,所以是发生RAW “写后读”相关2 WAR3 RAW 和WAW 两种相关17．参考图所示的超标量流水线结构模型,现有如下6条指令序列： I 1 LAD R1,B ； MB →R1,MB 是存储器单元 I 2 SUB R2,Rl ； R2-R1→R2 I 3 MUL R3,R4 ； R3R4→R3 I 4 ADD R4,R5 ； R4+R5→R4I 5 LAD R6,A ； MA →R6,MA 是存储器单元 I 6 ADD R6,R7 ； R6+R7→R6请画出：1按序发射按序完成各段推进情况图; 2按序发射按序完成的流水线时空图; 解：(1) 按序发射按序完成各段推进情况图如下仍设F 、D 段要求成对输入；F 、D 、W 段只需1个周期；加需要2个周期；乘需要3个周期；存/取数需要1个周期；执行部件内部有定向传送,结果生成即可使用：取指段译码段执行段取/存加法器乘法器写回段1234567891011时钟I1I2超标量流水线的时空图。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章答案
可编辑ppt
8
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
② I3 ADD R3 , R4 ;(R3)+(R4)R3 I4 MUL R4 , R5 ;(R4) ×(R5) R4 读后写相关
第5章 中央处理机
2、参见图5.15的数据通路，画出存数指令STO R1，（R2） 的指令周期流程图，其含义是将寄存器R1的内容传送至 （R2）为地址的数存单元中。
指令 地址
数据单元 指令
数据 地址
数据
可编辑ppt
2
存数指令STO R1，（R2）
取指周期
执行周期
PC0 G (PC)AR ARi
R/W=1 (M)DR
③ I5 LDA R6 , B ;M(B)R6
写后写相关
I6 MUL R6 , R7 ;(R6) ×(R7) R6
可编辑ppt
9
微指令的数目为80×3+1=241条； 微指令字长为32/8=4字节； 故，控制存储器的容量为 241×4=964字节
该容量为控制存储器的最小容量。
可编辑பைடு நூலகம்pt
6
13、指令流水线有取指（IF）、译码（ID）、执行 （EX）、访存（MEM）、写回寄存器堆（WB） 五个过程段，共有20条指令连续输入此流水线。
DR0 G
(DR)IR
IRi
R20 (R2)AR G
ARi
R10 (R1)DR G
DRi
DRMM R/W=0
译码
可编辑ppt
3
3、参见图5.15的数据通路，画出取数指令LAD (R3)， R0的指令周期流程图，其含义是将(R3)为地址数存 单元的内容取至寄存器R0中。
计算机组成原理第5章习题参考答案讲解
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理习题答案第五章
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
阶码相减EA－EB＝３－５＝－２
尾数相除：由补码除法规则求得：－０．１１０１＋－０．１１０１×２－４
０．１１１１
X÷Y＝－０．１１０１＋－０．１１０１×２－４
０．１１１１×２－２
14．用流程图描述浮点除法运算的算法步骤。
解：浮点除法运算的算法流程图如图４唱１２所示。
图４唱１２浮点除法运算流程图
15．设计一个１位５４２１码加法器。
相减：００．００１０１１
＋００ ．１１１１００
０１．０００１１１
需右规一次，［X－Y］浮＝００００；０．１０００１１
所以X－Y＝２－０００×０．１０００１１
１3．设浮点数的阶码和尾数部分均用补码表示，按照浮点数的运算规则，计算下列
各题：
（１）X＝２３×１３/１６，Y＝２４×－９/１６
求：X×Y。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理习题答案第五章
1 ．已知X 和Y ，试用它们的变形补码计算出X ＋Y ，并指出结果是否溢出。
（１）X ＝０．１１０１１，Y ＝０．１１１１１（２）X ＝０．１１０１１，Y ＝－０．１０１０１（３）X ＝－０．１０１１０，Y ＝－０．００００１（４）X ＝－０．１１０１１，Y ＝０．１１１１０解：（１）［X］补＝０．１１０１１，［Y ］补＝０．１１１１１００．１１０１１［X］补＋００．１１１１１［Y ］补０１．１１０１０［X ＋Y ］补结果正溢（２）［X］补＝０．１１０１１，［Y ］补＝１．０１０１１００．１１０１１［X］补＋１１．０１０１１［Y ］补００．００１１０［X ＋Y ］补X ＋Y ＝０．００１１０（３）［X］补＝１．０１０１０，［Y ］补＝１．１１１１１１１．０１０１０［X］补＋１１．１１１１１［Y ］补１１．０１００１［X ＋Y ］补X ＋Y ＝－０．１０１１１（４）［X］补＝１．００１０１，［Y ］补＝０．１１１１０１１．００１０１［X］补＋００．１１１１０［Y ］补００．０００１１［X ＋Y ］补X ＋Y ＝０．０００１１2 ．已知X 和Y ，试用它们的变形补码计算出X －Y ，并指出结果是否溢出。
（１）X ＝０．１１０１１，Y ＝－０．１１１１１（２）X ＝０．１０１１１，Y ＝０．１１０１１（３）X ＝０．１１０１１，Y ＝－０．１００１１（４）X ＝－０．１０１１０，Y ＝－０．００００１解：（１）［X］补＝０．１１０１１，［Y ］补＝１．００００１，［－Y ］补＝０．１１１１１００．１１０１１［X］补＋００．１１１１１［－Y ］补０１．１１０１０［X －Y ］补结果正溢（２）［X］补＝０．１０１１１，［Y ］补＝０．１１０１１，［－Y ］补＝１．００１０１００．１０１１１［X］补＋１１．００１０１［－Y ］补１１．１１１００［X －Y ］补X －Y ＝－０．００１００（３）［X］补＝０．１１０１１，［Y ］补＝１．０１１０１，［－Y ］补＝０．１００１１００．１１０１１［X］补＋００．１００１１［－Y ］补０１．０１１１０［X －Y ］补结果正溢（４）［X］补＝１．０１０１０，［Y ］补＝１．１１１１１，［－Y ］补＝０．００００１１１．０１０１０［X］补＋００．００００１［－Y ］补１１．０１０１１［X －Y ］补X －Y ＝－０．１０１０１3 ．已知：X ＝０．１０１１，Y ＝－０．０１０１求：[１/２X]补，[１/４X]补，［－X］补，[１/２Y]补，[１/４Y]补，［－Y ］补。
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
21. 中断向量通过什么总线送至什么 地方？为什么？
答：中断向量通过数据总线 送至CPU（P197），更具体的说 是CPU中的PC( P198 )。
因为要通过中断向量来寻找 设备的中断服务程序入口地址 （P196），中断响应阶段将形成 的向量地址即中断向量送至PC, 作 为下一条指令的地址，即设备的 中断服务程序入口地址，转至执 行中断服务程序。（P198）
解：这是一道多重中断的题，由于
磁盘中断的优先权高于打印机，因此应 将打印机输出停下来，等磁盘操作结束 后，打印机输出才能继续进行。因为打 印机的速度比磁盘输入输出的速度慢， 并且暂停打印不会造成数据丢失。
20. 试比较单重中断和多重中断服务程序的 处理流程，说明它们不同的原因。
答：P200 比较单重中断和多重中断服务程序
的处理流程，可以发现其区别在于“开 中断”的设置时间不同。
对于单重中断，开中断指令设置在 最后“中断返回”之前，意味着在整个 中断服务处理过程中，不能再响应其他 中断源的请求。对于多重中断，开中断 指令提前至“保护现场”之后，意味着 在保护现场后，若有级别更改的中断源 提出请求（这是实现多重中断的必要条 件），CPU也可以响应，即再次中断现 行的服务程序，转至新的中断服务程序， 这是单重中断与多重中断的主要区别。
同步方式采用统一的时标进行联络， 适用于CPU与I/O速度差不大，近距离传送 的场合。
异步方式采用应答机制进行联络，适 用于CPU与I/O速度差较大、远距离传送的 场合。
3. I/O设备与主机交换信息时，共有 哪几种控制方式？简述它们的特点。
答： 5种控制方式：P162 （1）程序查询方式 （2）程序中断方式 （3）直接存储器存取方式（ DMA ） （4） I/O 通道方式 （5） I/O处理机方式
解：中断允许触发器是CPU中 断系统中的一个部件，他起着 开关中断的作用（即中断总开 关，则中断屏蔽在什么条件和什么时间， CPU可以响应I/O的中断请求？
解：CPU响应I/O中断请求的 条件和时间是：当中断允许状态为 1（EINT=1），且至少有一个中断 请求被查到，则在一条指令执行完 时，响应中断。
产生的中断源的内存中断向量表表项地 址编号，中断入口地址是中断服务程序 首址。
中断向量地址和入口地址的联系： 中断向量地址可理解为中断服务程
序入口地址指示器（入口地址的地址）， 通过它访存可获得中断服务程序入口地
址。 (两种方法：在向量地址所指单元内 放一条JMP指令；主存中设向量地址表。 参考8.4.3）
程序控制接口、程序中断接口、 DMA接口三种。
11. 简述I/O接口的功能和基本组成。
答： P188 （1）选址功能 （2）传送命令的功能 （3）传送数据的功能 （4）反映I/O设置工作状态的功能
13. 说明中断向量地址和入口地址的 区别和联系。
解： 中断向量地址和入口地址的区别： 向量地址是硬件电路（向量编码器）
14. 在什么条件下，I/O设备可 以向CPU提出中断请求？
解：I/O设备向CPU提出中断 请求的条件是：I/O接口中的设备 工作完成状态为1（D=1），中断 屏蔽码为0 （MASK=0），且CPU
查询中断时，中断请求触发器状态 为1（INTR=1）。
15. 什么是中断允许触发器？它 有何作用？
解：该设备向CPU传送信息的时间 间隔 =1/40K=0.025×103=25s < 40s
则：该外设不能用程序中断方式与
主机交换信息，因为其中断处理程序的 执行速度比该外设的交换速度慢。
举例说明： （输入）
假设初始CPU空闲，则当I/O将第 一个数据放在接口的数据缓冲寄存器中 后，向CPU发第一个中断请求，CPU立 即响应；
I/O接口和I/O端口是两个不同的 概念。一个接口中往往包含若干个端 口，因此接口地址往往包含有若干个 端口地址。
由于I/O设备的物理结构和工作 速率一般与主机差异很大，无法直 接相连，因此通常通过I/O接口进行 连接。
I/O接口分类方法很多，主要有： 按数据传送方式分，有并行接 口和串行接口两种； 按数据传送的控制方式分，有
N个数据所需的处理时间=P×N+Q秒 平均每个数据所需处理时间= （P×N+Q）/ N 秒； 求倒数得： 该系统跟踪到的每秒中断请求数=N/ （P×N+Q）次。
19. 在程序中断方式中，磁盘申请 中断的优先权高于打印机。当打印机正 在进行打印时，磁盘申请中断请求。试 问是否要将打印机输出停下来，等磁盘 操作结束后，打印机输出才能继续进行？ 为什么？
17. 某系统对输入数据进行取样处理， 每抽取一个输入数据，CPU就要 中断处理一次，将取样的数据存
至存储器的缓冲区中，该中断处 理需P秒。此外，缓冲区内每存储 N个数据，主程序就要将其取出进 行处理，这个处理需Q秒。试问该 系统可以跟踪到每秒多少次中断 请求？
解：这是一道求中断饱和度的题， 要注意主程序对数据的处理不是中断处 理，因此Q秒不能算在中断次数内。
而程序中断方式虽然也是通过“程
序”传送数据，但程序仅对I/O传送阶 段进行控制，I/O准备阶段不需要CPU 查询。故CPU此时照样可以运行现行 程序，与I/O并行工作，大大提高了 CPU的工作效率。
31. 假设某设备向CPU传送信息的 最高频率是40 000次/秒，而相应的中断 处理程序其执行时间为40s，试问该外 设是否可用程序中断方式与主机交换信 息，为什么？
I/O设备匀速运行， 25s后，第二 个中断请求到来，CPU正在执行中断程 序接收第一个数据， 40s时响应；
50s后，第三个中断请求到来， CPU正在执行中断程序接收第二个数据， 要到80s时响应；
75s后，第四个中断请求到来，但 此时第三个中断请求还没有响应，则放
在数据缓冲寄存器中的第三个数据来不 及接收，被第四个数据冲掉；
10. 什么是I/O接口?它与端口有何 区别？为什么要设置I/O接口？I/O接 口如何分类？
解： I/O接口一般指CPU和I/O设 备间的连接部件；
I/O端口一般指I/O接口中的各种 寄存器。为了便于程序对这些寄存器
进行访问，通常给每个寄存器分配一 个地址编号，这种编号被称为I/O端口 地址，相应的寄存器也叫作I/O端口。
22. 程序查询方式和程序中断方式 都是通过“程序”传送数据，两者的区 别是什么？
答：程序查询方式通过“程序”传
送数据时，程序对I/O的控制包括了I/O 准备和I/O传送两段时间。由于I/O的工 作速度比CPU低得多，因此程序中要 反复询问I/O的状态，造成“踏步等 待”，严重浪费了CPU的工作时间。
35. 试从5个方面比较程序中断方式 和DMA方式的区别。
答: P210 (1) 从数据传送看，程序中断方式靠程序传送， DMA方式靠硬件传送。 (2)从CPU响应时间看，程序中断方式是在一 条指令执行结束时响应，而DMA方式可在指令 周期内的任一存取周期结束时响应。 (3) 程序中断方式有处理异常事件的能力， DMA方式没有这种能力，主要用于大批数据的 传送，如硬盘存取、图像处理、高速数据采集 系统等，可提高数据吞吐量。 (4) 程序中断方式需要中断现行程序，故需保 护现场；DMA方式不中断现行程序，无须保护 现场。 (5) DMA的优先级比程序中断的优先级高。
输入输出系统
第 五章
2. 简要说明CPU与I/O之间传递信息可 采用哪几种联络方式？它们分别用于什么 场合？
答： CPU与I/O之间传递信息常采用 三种联络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为：
直接控制适用于结构极简单、速度极 慢的I/O设备，CPU直接控制外设处于某种 状态而无须联络信号。