基于CPRI协议的FPGA高速数据传输模块设计与实现_王艳秋
云无线接入网中CPRI协议的FPGA实现及性能测试.
发起公司：正在致力于协议本身的研究，如优化层次结构提高速率等 芯片厂商：正在致力于CPRI协议的芯片开发： 1. 只实现物理层的芯片有SCAN25100，实现8B/10B编解码、高速串并转 换。用户需与FPGA或CPU配合，完成高层功能 2. 使用专用ASIC芯片实现全部物理层链路层协议，商用芯片有PMC7830 、PMC7832等,面向用户提供应用层的接口 3. 完全由FPGA实现。物理层高速收发器已经集成到芯片。Xilinx公司的 Spartan，Virtex系列等都提供了CPRI的知识产权（IP）核。Altera的系 列也已经有很多款支持CPRI IP核的FPGA芯片。灵活性最高
备注：FPGA开发板为Altera Stratix IV GT系列
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SOPC设计
开发板
FPGA芯片
50Mhz主时钟
链路速率6.144Gbps
复位按钮
LED指示灯
NN(IICOOPSSU核 核)
JTAG接口
延时 测量 模块
嵌入式逻辑分析 仪
CPRI Master IP CORE
CPRI Slave IP CORE
2. CPRI （Common Public Radio Interface） 通用公共无线电接口 发起者：爱立信、华为、NEC、北电网络及西门子公司
OBSAI逐渐被淘汰，ZTE转投CPRI
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CPRI — What
功能层及帧结构：
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CPRI — So what
• 优点：抗非线性失真能力强，传输距离长的原因：
• 光纤通信系统容量遵从的摩尔定律 • 数字通信系统容易标准化（OBSAI、CPRI）
基于CPRI协议的5G基带数据传输技术的研究与实现
中的数据（高位）和RAM读出数据（低位）的组合。 (5)无效帧设置 在CPRI协议中，256个基本帧组成一个超帧，
这256个基本帧的控制字被划分为64个子通道， 编号Ns=0,1,…,63；每个通道4个控制字，编号 Xs=0,1,2,3。可以用Ns和Xs表示一个基本帧在超帧中 的编号。Xilinx的CPRI核在tx端和tx端模式中都会输出 ns和xs编号，需要注意tx端在iq_tx_enable信号有效 时，vendor_tx_ns/xs指示的是下一帧的编号，而rx端 在basic_frame_first_word信号有效时指示的是上一帧 的编号。CPRI核的通道编号的时序逻辑如图9、图10所 示。
一个超帧的256个控制字按照每4个字一组被分成 64个子信道所示。子信道用Ns来表示，Ns=0…63，每 个子信道里的控制字序号 Xs=0…3，一个超帧的控制 字序号 X=Ns+64×Xs，取值范围为0…255。在数据传 输过程中，基本帧中的控制字首先被传输，超帧中控制 字与IQ数据交替进行传输，图4为单个超帧在时序上的 子信道和控制字的说明。对于子信道0，除了同步控制 字（Xs=0），控制字节#Z.X.Y（Y≥1）的内容是保留的 （“r”）。对于子信道2，控制字节# Z.X.Y（Y≥1）的 内容是保留的（“r”）。
后，用两个帧的时间输出[4]。 3.2 算法设计
(1)乒乓缓存 设立两个缓存，编号i=0或1，将当 前输入的数据缓存至缓存器i，下一个帧 内从缓存器i输出，同时把新的数据读入 缓存器～i（i的反），交替进行读入和读 出。 (2)比特重填 我们考虑了两种基于缓存的比特重 填方法，根据缓存器的硬件实现的不 同，分为普通寄存器数组缓存和RAM核 +小寄存器缓存。不论是那种缓存算法， 都应实现用一个帧时间缓存，在下一个 帧时间输出（发端与新一帧帧头同步， 收端需延迟一个周期），实现连续的输 入输出。 (3)普通寄存器数组缓存 用例如下面的语句构建普通的寄存器数组：Reg [31:0] buffer [0:127]; 其中0～63和64～127号寄存器分别构成0、1两个 缓存器，可用地址最高比特区分。 在发端，缓存时连续缓存每个完整的32 bit输入， 读出时进行比特重组。设置两个变量，s表示当前输出 的第一个符号在原始帧中的编号，b表示第一个符号已 经输出过的比特数。则转换器的输出可以用图7的符号 合并逻辑构成： 在收端，缓存时就将每个周期的32 bit拆开放置在 缓存器的两个相邻位置中，缓存逻辑可以如图8表示。 输出则直接从缓存器中读出即可。 由此可以看出，这种缓存逻辑和RAM的最大不同 是，会在同一个周期内对两个寄存器进行写入或读取， 这在标准的RAM核里是不会出现的。 (4)RAM核+小寄存器缓存 用Vivado的IP Catalog工具生成一个Simple Dual Port RAM核，宽度32 bit，深度128。该核包含读/写地 址、读/写数据、写使能、时钟信号等端口。RAM可以
基于FPGA的数字直放站中CPRI协议的实现
基于FPGA的数字直放站中CPRI协议的实现[导读]引言随着移动通信的发展。
通信网络覆盖范围已经成为衡量通信网络运行的重要标准，直接影响着运营商的经济效益。
而直放站的发展应用，已成为提高运营商网络质量，解决网络盲区或弱区问题，增强引言随着移动通信的发展。
通信网络覆盖范围已经成为衡量通信网络运行的重要标准，直接影响着运营商的经济效益。
而直放站的发展应用，已成为提高运营商网络质量，解决网络盲区或弱区问题，增强网络覆盖的主要手段之一。
一个基站可以与几个直放站相连，可以组成链状、星型、树型等灵活的拓扑结构，使基站的覆盖范围大大增加。
同时，既节省空间，又降低成本，提高了组网的效率。
但由于传统模拟直放站设备间没有统一的协议规范，无法满足系统厂商与直放站厂商的兼容，无法实现基站和直放站之间更有效的互通，从而限制了两者之间控制和数据的可靠传输。
2003年6年，由包括爱立信、华为、NEC、北电网络及西门子5大集团合力制定了CPRI(Common Public RADIo Interface)接口。
该组织成立的主要目的是制定这个接口的标准协议，从而使该接口成为一个公共的可用的指标。
开放的CPRI接口为3G基站产品和2G 数字直放站在增加效益，提高灵活性方面提供了便利。
1 CPRI协议概述CPRI规范定义了物理层和链路层两层协议，能实现数字基带IQ信号传输时分复用，其协议结构图如图1所示。
物理层用千兆以太网的标准，传输的数据采用8 B／10 B编解码，通过光模块串行发送，为达到所要求的灵活度和成本效益，线路比特速率有*．4 Mb／s，1228.8 Mb／s和2 457．6 Mb／s三种。
链路层定义了一个同步的帧结构。
帧结构包括基本帧和超帧，每个基本帧的帧频为3．84 MHz，包括16个时隙，根据线路比特率的不同，每个时隙的大小分别为1 B。
2 B，4 B。
其中第一个时隙为控制时隙，其余15个时隙为I／O 数据时隙，用来传送I／O数据流。
一种基于FPGA的CPRI自适应解码系统及实现方法[发明专利]
![一种基于FPGA的CPRI自适应解码系统及实现方法[发明专利]](https://img.taocdn.com/s3/m/38723aa8fe4733687f21aa50.png)
专利名称：一种基于FPGA的CPRI自适应解码系统及实现方法专利类型：发明专利
发明人：安涛,高海源,陈伟峰,李斌,张晓峰
申请号：CN201711330382.4
申请日：20171213
公开号：CN107846417A
公开日：
20180327
专利内容由知识产权出版社提供
摘要：本发明公开了一种基于FPGA的CPRI自适应解码系统及实现方法。
系统包括SFP光模块和FPGA芯片，SFP光模块与FPGA连接。
SFP光模块将光信号转换为差分电信号，FPGA芯片完成对CPRI的数据恢复与解码。
FPGA芯片包括Transceiver模块、Frame_head模块和Descrambler模块，Transceiver模块与Frame_head模块连接，Frame_head模块与Descrambler模块连接。
本系统实现了同一厂家内部设备才能实现的CPRI解码功能。
所有数据及帧格式完全符合CPRI国际通用标准。
在基站数据处理控制单元、基站收发单元等各种CPRI设备中有广泛的应用价值。
申请人：天津光电通信技术有限公司
地址：300211 天津市河西区泰山路六号
国籍：CN
代理机构：天津中环专利商标代理有限公司
代理人：王凤英
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基于CPRI协议的光纤通讯设计与实现
２３ Ｐ Ｂ布 板 设 计 ． Ｃ
Ｐ Ｂ 板 设 计 要 特 别 注 意 信 号 完 整 性 问题 ， Ｃ布
尤 其 当系 统设 定 速 率 为２ ５ ． ｐ 高 速传 输 时 。 ４ ７６ ｓ Ｍｂ
Ｉ 状态监控 ｝
图３ 示 为 系 统 速 率 设 定 为 ２ ５ ．Ｍｂ ｓ 所 ４７ ６ ｐ ，未 注意
信 号完 整性 问题 的Ｐ Ｂ 板 设 计下 ，Ｔ Ｃ Ｋ时钟 Ｃ布 ＸＬ
表１ Ｔ Ｌ ＸＣ ＲＸＣＬ Ｋ与 串行 速 率 对 应 关 系
２ 电 子元 嚣 件 壶 硐 ８
２ １ ． Ｗ Ｗｅｄ ． ０１ Ｗ ． ａｎ ２ ｃ ｃ
第 １卷 ３
期 ２１ 第 ２ ０１ ２ 年月
错 尝
时开发 周期相 对也 较长 。 方 案 二 ： Ｆ Ｇ 与 Ｓ Ａ ２ １ ０相 结 合 。 Ｐ Ａ Ｃ Ｎ ５０
２２ 时钟 方 案 ．
采 用 输 出频 率为 ６ ．４ １ ＭＨｚ ４ 的有 源 晶振 为Ｆ — Ｐ
Ｇ 提 供系 统基 准时钟 （Ｌ ６ ） Ａ Ｃ Ｋ １，系统 所需 的其 他
关 注 建 网成 本 ，而 分 布式 基 站具 备低 成本 、高性 能 、快速 运 营等 特 性 ，能 够 大大 节省 运 营 商 的建
网与运 维成 本 。 因此分 布 式基 站成 为 当前 ３ Ｇ网络
基 带 处 理 单 元 ｆ Ｂ ） 和 射 频 拉 远 单 元 Ｕ Ｂ ｆＲＵ Ｒ １之 间可 以通 过 一条 或 多条Ｃ Ｒ 数 据链 路来 ＰＩ 连 接 ， 每 条 Ｃ Ｒ 数 据 链 路 支 持 ６ ４４ ｐ 、 ＰＩ １ ．Ｍｂ ｓ
０ 引 言
基于CPRI协议的FPGA高速数据传输模块设计与实现_王艳秋
基于 CPRI 协议的 FPGA 高速数据传输模块设计与实现
王艳秋 1，李旭 2，高锦春 1，唐碧华 1，张洪光 1
（1. 北京邮电大学电子工程学院，北京 100876；2. 中国电信信息化部，北京 100032）
摘 要：随着通信技术不断发展，CPRI 协议作为无线基站的接口规范逐步完善，可支持的数据速率不断提高。本课题基于“新
IO2.x 协议规范数据传输速率可 达 6.25Gbps， 主 要 针 对 嵌 入 式 系统内部互连的高速数据传输。
2 高速数据传输模块设 计与 FPGA 实现
2.1 数据传输协议栈
图 2 Ir 接口系统连接示意图 Fig2 Ir interface system link diagram
位机进行存储
2）PCI Express PCI Express 是目前高速数据传输技术中最具优势的技术， 数据传输速率可达 10GB/s。主要应用于板卡间高速大容量数据 传输，基于 PCIE 协议的传输板卡采用统一的接口标准，需要驱 动支持。PCI Express 的高速数据传输性能在计算机主板，显卡 和高速数据采集卡中广泛使用。 3）快速 I/O 传输（Rapid I/O Transport） Rapid IO 是基于数据包交换的传输协议，包括并行 Rapid IO 和串行 Rapid IO 两种。Rapid IO 协议由逻辑层，物理层和传输层 组成，主要是提供嵌入式系统内部互连的数据传输，通过 Rapid IO 交换芯片实现，支持芯片到芯片，板到板之间的通讯。Rapid
在实际的基带设备中，基带设备需要将用户数据向其上层 的控制设备上报，以便完成对用户数据的处理。为验证本课题 中 Ir 接口对用户 IQ（In-phase Quadrature）数据的处理功能。需 要将基站设备中 CPRI 核解析出的 IQ 数据，实时高速传输至上
基于FPGA的高速数据传输接口设计与实现
基于FPGA的高速数据传输接口设计与实现摘要：随着信息技术的不断发展，高速数据传输接口的设计和实现变得越来越重要。
本文基于现场可编程门阵列（FPGA）技术，设计并实现了一种高速数据传输接口。
通过对FPGA的编程，我们能够实现灵活、可定制的接口，满足不同应用场景的需求。
本文详细介绍了接口设计的原理、方法和实现过程，并进行了性能测试和评估。
实验结果表明，该高速数据传输接口具有良好的性能和稳定性，能够满足高速数据传输的要求。
关键词：FPGA，高速数据传输接口，灵活性，性能测试1. 引言随着现代科技的快速发展，数据传输速度的需求不断提高。
为了满足这一需求，研究人员提出了各种高速数据传输接口的设计方案。
然而，由于传统硬件的限制，这些接口往往无法满足实际应用的要求。
因此，本文采用了FPGA技术，设计并实现了一种高速数据传输接口，以提升数据传输速度和灵活性。
2. 接口设计原理本文采用了基于FPGA的设计方法，通过对FPGA的编程，实现了高速数据传输接口的设计。
FPGA具有可编程性和并行处理能力，可以根据应用需求进行灵活定制。
通过将数据传输接口的相关功能逻辑实现在FPGA中，可以大大提高传输速度和稳定性。
3. 接口设计方法本文采用了一种基于时钟同步的数据传输方法。
通过将数据传输分为发送端和接收端两个模块，利用时钟信号进行同步，确保数据的准确传输。
发送端将需要传输的数据编码成数字信号，通过FPGA的输出引脚进行传输；接收端通过FPGA的输入引脚接收数字信号，并解码还原成原始数据。
4. 接口实现过程本文采用Verilog HDL语言进行FPGA的编程。
首先，根据接口设计原理和方法，编写发送端和接收端的功能模块；然后，通过逻辑综合、布局布线和时序分析等步骤，生成FPGA的比特流文件；最后，将比特流文件下载到FPGA芯片中，完成接口的实现。
5. 性能测试与评估为了评估所设计的高速数据传输接口的性能，我们进行了一系列的性能测试。
基于FPGA的高速数据采集系统的电路设计
基于FPGA的高速数据采集系统的电路设计王建秋【摘要】传统的高速数据采集系统设计方法是利用单片机和硬件FIFO对信号进行采集,但这种系统控制单一,且不易升级。
FPGA电路逻辑关系清晰,芯片时延性小、速度快,且可用VHDL或VerilogHDL来描述其内部逻辑电路,便于修改和升级。
如果在高速数据采集系统中采用FPGA控制器,将会极大地提高系统的稳定性与可靠性。
本文设计了一个基于FPGA的高速数据采集系统,对其硬件电路部分进行了设计。
%Ttraditional high_speed data acquisition system design method is carries on gathering using the monolithic integrated circuit and hardware FIFO to the signal,but this systems control is unitary,also is difficultly promoted.FPGA is of circuit logic legible【期刊名称】《潍坊学院学报》【年(卷),期】2011(011)004【总页数】4页(P16-19)【关键词】FPGA;数据采集系统;电路设计【作者】王建秋【作者单位】潍坊职业学院,山东潍坊261031【正文语种】中文【中图分类】TP274.2高速数据采集系统是现在电子信息同步实时处理系统方面的重要环节之一,在某些情况下,必须采用高速数据采集技术才能满足信息处理的同步性与准确性。
从现有的技术和产品来分析,低速、低分辨率的数据采集技术已相当成熟,实现起来比较容易,单片ADC即可满足要求,而目前我国的高速数据采集技术水平相对于世界先进的水平来讲比较落后,是我国信息通讯技术的一个颈瓶。
本文主要侧重基于FPGA 技术的高速数据采集系统硬件方面的电路设计进行研究。
1 数据采集系统的实现原理本文设计的高速、高精度数据采集系统的数据功能流程如图1所示,它主要包括三大部分:第一部分是前端的数据采集与转换,即自然信号的采集与转换的过程。
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数据传输技术伴随信息通信技术不断发展，现有数据传输 技术如：通用串口总线协议 USB，IEEE1394 数据传输技术，串 行高级技术附件 SATA 技术。这三种数据传输技术的数据传输速 率较低，其中 USB 最高可达 480Mbps；IEEE1394 数据传输速率 最高可达 3.2Gbps，但 IEEE1394 是专门用于数码摄录机和电脑 之间进行数据传输的技术，应用范围较小；SATA 每通道数据传 输速率可达 150Mbps，是专用于硬盘接口的数据传输技术。数据 带宽的不断增加，需要高速率的数据传输技术。为满足数据传输 高速性的要求，先进电信计算机架构 ATCA（Advanced Telecom Computing Architecture）定义了三种高速数据传输技术：以太网 技术，PCI Express，快速 I/O 传输（Rapid I/O Transport）协议 [3]。 下面主要介绍以上三种高速数据传输技术的实现方案。
1(Beijing University of Posts and Telecommunications, Beijing 100876,China) 2(China Telecommunication information department, Beijing 100032,China)
【Abstract】CPRI protocol as the communication technology unceasing development, gradually improve as a wireless base station interface specification, can support data rate continuously improve. This topic is based on "a new generation broadband wireless communication network" national science and technology major projects: the td-scdma baseband and rf module LTE base station indirect mouth interface (Ir interface) simulation and monitoring tool development. In this paper, in order to test the baseband equipment of IQ data processing capabilities, based on the FPGA implementation of user data (IQ) of real-time transmission first place machine for storage at a high speed. By comparing the existing high speed data transmission technology, put forward the method of layered and modularized design idea, using FPGA to realize the UDP/IP protocol stack, through the supremacy of gigabit Ethernet transmission machine. Through test validation, this module can realize the IQ real-time high-speed data transmission, meet the design requirement.
基站基带设备与射频设备之间接口称为 Ir 接口。Ir 接口协 议是依据通用公共无线接口 CPRI (Common Public Radio Interface) 协议规范制定的 [1]。通用公共无线接口联盟是一个工业合作组 织，致力于从事无线基站内部无线设备控制中心 REC（Radio Equipment Controller） 及 无 线 设 备 RE(Radio Equipment) 之 间 主 要接口规范的制定工作 [2]。CPRI 规范定义了 OSI(Open System Interconnect) 系统模型的物理层和数据链路层两层结构，物理层 支持电口和光口两种接入方式，并支持时分复用。数据链路层 可支持用户平台数据（IQ 数据），控制和管理平台数据，同步 平台数据三种数据流。CPRI 规范系统结构图如图 1 所示：
本模块可实现对 IQ 数据的实时高速传输，满足设计要求。
关键词：通信系统；IQ 数据；UDP/IP 协议栈；FPGA；
中图分类号：TP332
文献标识码：A
DOI：10.3969/j.issn.1003-6970.2013.12.009
本文著录格式：[1] 王艳秋 , 李旭 , 高锦春 , 等 . 基于 CPRI 协议的 FPGA 高速数据传输模块设计与实现 [J]. 软件 ,2013,34(12): 36-40
文章基于“新一代宽带无线通信网”国家科技重大专项的 子课题：TD-LTE Ir 接口一致性仿真与监测工具的开发。TD-LTE Ir 接口系统由一个基带设备和两个射频设备组成，通过光纤进行 连接，采用级联的方式进行数据通信如图 2 所示。基带设备作 为系统中的核心基带处理单元，在整个系统中起主要控制作用。
在实际的基带设备中，基带设备需要将用户数据向其上层 的控制设备上报，以便完成对用户数据的处理。为验证本课题 中 Ir 接口对用户 IQ（In-phase Quadrature）数据的处理功能。需 要将基站设备中 CPRI 核解析出的 IQ 数据，实时高速传输至上
作者简介：王艳秋（1987-），女，硕士研究生，计算机硬件，数字电路设计 通信联系人：高锦春，教授，主要研究方向：无线通信关键技术，通信可靠性的研究及其产品的研发工作 .
【Key words】communication system; IQ data; UDP/IP stack;FPGA
0 引言
随着通信技术不断的发展，对通信技术的研究工作逐步深 入。TD-LTE(Time Division Long Term Evolution) 是我国研发的 3G 通 信 技 术 标 准 TD-SCDMA(Time Division- Synchronization Code Division Multiple Access) 的长期演进技术，国家在“新一代宽带 无线通信网”计划中对 TD-LTE 研究做出了巨大投入。
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王艳秋 等：基于 CPRI 协议的 FPGA 高速数据传输模块设计与实现
图 1 CPRI 系统结构图 Fig1 CPRI system structure
输技术的实现依赖于传输控制协议 TCP/IP 技术。网络中的通信 实体通过以太网技术进行数据传输时，要实现 TCP/IP 协议栈四 层体系结构：应用层，传输层，网络层和数据链路层。这种数 据传输方式可实现面向连接和面向非连接两种数据传输模式， 应用于局域网的通信实体间数据传输。
一代宽带无线通信网”国家科技重大专项：TD-LTE 基站基带与射频模块间接口（Ir 接口）仿真与监测工具开发。本文为了测试基
带设备对 IQ 数据的处理能力，基于 FPGA 实现对用户数据（IQ 数据）的实时高速传输至上位机进行存储。通过比较现有高速数
据传输技术，提出采用分层化，模块化的设计思想，利用 FPGA 实现 UDP/IP 协议栈，通过千兆以太网传输至上位机。通过测试验证，
软件 2013 年第 34 卷 第 12 期
基于 CPRI 协议的 FPGA 高速数据传输模块设计与实现
王艳秋 1，李旭 2，高锦春 1，唐碧华 1，张洪光 1
（1. 北京邮电大学电子工程学院，北京 100876；2. 中国电信信息化部，北京 100032）
摘 要：随着通信技术不断发展，CPRI 协议作为无线基站的接口规范逐步完善，可支持的数据速率不断提高。本课题基于“新
FPGA 以其优越的性能广泛应用于接口设计和复杂算法实现 技术上。全球领先的半导体解决方案提供商 Xilinx 公司和全球 市场份额第二的 Altera 公司均以开发出基于 FPGA 的适用于工 业，通nent Interconnect）、PCIE(Peripheral Component Interconnect Express)、SPI(Serial Peripheral Interface)、I2C(Inter-Integrated Circuit)、Rapid IO、CPRI 等接口。
1）以太网技术 在计算机网络体系结构中，基于以太网技术的高速数据传
网络协议通常分不同层次 进行开发，每一层分别负责不同 的通信功能。TCP/IP 协议栈是 一组不同层次上的多个协议的 组合。TCP/IP 协议栈的四层体 系结构分别为：应用层，传输层， 网络层和数据链路层。 应用层，负责处理特定的应用程序细节，包括 Telnet 远程登 录协议，FTP 文件传输协议，HTTP 协议，SMTP 简单邮件传送 协议 [4]，SNMP 简单网络管理协议 [4] 等。 传输层，主要为两台主机上的应用程序提供端到端的通信， 包括两种传输协议：一个是提供可靠的，面向连接的传输控制 协议 TCP；另一个提供面向非连接的用户数据报协议 UDP。 网络层，处理分组在网络中的活动，网络层协议包括 IP 协 议（网际协议），ICMP 协议（Internet 互联网控制报文协议）， 以及 IGMP 协议（Internet 组管理协议）。 数据链路层，包括逻辑链路子层（LLC）和媒体访问控制子 层（MAC）[4]。TCP/IP 协议四层体系结构如图 3： 由于 TCP 协议提供可靠的端到端数据传输，具有拥塞控制， 流量控制等机制 [5]。采用 FPGA 实现 TCP 协议的难度很大，并 且 TCP 协议建立连接时需要的握手机制不适合用于本课题中的 实时数据传输，UDP 协议在实时点对点高速传输方面应用广泛， 采用面向非连接的 UDP 协议栈实现实时高速数据传输的实现具 有明显优势。