高速时钟电路的EMC设计

高速时钟电路的EMC设计
分类：C++ builder 笔记PCB 初学2010-05-29 12:57 375人阅读评论(0) 收藏举报
EMI信号将会干扰电子设备（如收音机、电视、移动电话以及其他类似设备）的正常运行。

在PCB板上，电磁干扰会严重影响系统的正常工作。

在大多数数字系统中，电磁干扰的主要来源是时钟发生以及分发电路。

干扰是电磁波造成的，而电磁波是由于带电粒子在电场中移动产生的，只要存在电信号就一定会产生电磁波。

监管机构要求产生电磁干扰的电子设备必须符合特定的规章制度和要求。

其中一项要求是：在固定的频率范围内，在距离发射源一定距离处由发射源产生的干扰不能超过预定水平。

时钟又是如何影响其他设备的正常工作呢？很多同步设备使用的典型频率为33.3MHz，这个频率经常用作PCI总线、ASIC、FPGA以及处理器的时钟信号源。

与33.3MHz有关的是一系列谐波频率。

33.3MHz的3次谐波即为99.9MHz，因此一块工作频率为33MHz的电路板可能使调谐99.90MHz的收音机不能正常接收。

时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。

一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。

因此，设计好时钟电路是保证达到系统辐射指标的关键，时钟电路EMC设计的好坏直接影响整个系统的性能。

时钟电路中电磁干扰的产生
时钟源可以通过两种方式产生电磁干扰。

同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。

时钟的能量是通过天线辐射进入电磁场的。

这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线（屏蔽或非屏蔽）以及未正确接地的设备等。

在高速数字系统中，固定频率的时钟是主要的电磁干扰源。

这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。

而非重复性信号或是异步信号不会产生如此多的电磁干扰。

随着更高的数据速率要求更快的时钟频率，信号的边沿率（即上升时间和下降时间）也随之提高。

较快的边沿率将使辐射信号的能量级别增加更多。

图1显示了两个具有相同频率、幅度、占空比及相位的信号，唯一不同的地方是信号的边沿率，通过测量可知上升时间较快的信号其辐射能量要明显大于跃迁率较低的信号。

导致电磁干扰的第二个原因是时钟线路没有正确端接。

阻抗不匹配将会导致线路信号出现正向或负向的过冲，在这种情况下辐射能量将会增加，增加的幅度取决于正负向过冲的严重程度。

如果严重的过冲导致了十到二十个节点，可能就无法通过FCC符合标准测试。

图2显示了没有正确端接和串联端接的两种情况。

在无端接时，该线路存在明显的过冲；而电路在串联端接情况下，信号没有产生过冲，保持了较好的信号完整性，此时造成的电磁干扰也较小。

降低电磁干扰之道
在数字系统中有许多种方法可用于解决电磁干扰问题。

设计者可以选择屏蔽设计、信号过滤或是消除干扰源能量的方法来解决问题，这些方案可以单独使用，也可以和其他方案配合使用。

第一种方法：屏蔽，这并不是一种电气解决方案，而只能称得上是一种机械上的执行方案。

屏蔽是采用金属包装的方式将元器件、电路、组合件、电缆或整个系统的干扰源包围起来，防止干扰电磁场向外扩散。

过去经常采用屏蔽方案，但是有时这种方案的成本较高；而且对于发热量比较大的电路系统，加上屏蔽盒会影响散热，没有良好的散热这对产品来说是非常致命的，过热甚至会损伤器件或系统。

还有，一旦在产品发布之前发现电磁干扰问题，如果采用屏蔽方案，屏蔽盒的安装将成为一个难题。

其他两种方法——滤波和降低功率都是采用将产生电磁干扰辐射的线路隔离的方法。

为了确定究竟是哪一条或是哪几条线路导致了电磁干扰，应进行消声室测试或是电磁干扰仿真。

测试得到的辐射报告将确定在哪些频率上的电磁干扰超标，这些频率通常被称为干扰点。

一旦确定了这些频率（以及其谐波频率），就可找到导致干扰的时钟线路，这里从以下几个方面考虑。

时钟信号是否端接
因为信号端接不佳将导致干扰，因此首先是保证所有信号正确端接。

应该对导致电磁干扰的信号进行仿真，并对线路的正负向过冲进行分析。

如果出现了异常结果，则需要对信号的端接值进行调整以得到更好的波形。

到目前为止，信号源端接（或更普遍地称为串联端接）是典型时钟电路最流行的端接形式。

信号源端接即在尽可能靠近信号源的地方串接一个电阻，电阻的作用是使时钟驱动器的输出阻抗与线路的阻抗匹配，这将使反射波在返回时被吸收。

由于HYPERLYNX软件在仿真EMC方面的优势，所以这里采用HYPERLYNX来验证对原理图（图3）进行仿真。

叠层结构为：线长为8 inch、线宽为6mil、介质厚度为10mil、介电常数为4.30、损耗因子为0.02。

仿真参数设置为：驱动采用74AC11X，接收为74HCTXX；典型时钟频率设为133MHz；探针设为天线模式，距离3米。

在仿真中（图4）同时采用FCC（美国：红线）和CISPR（欧洲：蓝线）标准。

使用软件中的频谱仪对图3所示的时钟线路进行EMC仿真，仿真结果如图4所示。

从图中可以看出：在500MHz和230MHz附近处，频谱幅值是超标的；特别是在500MHz处，电磁辐射严重超标，超过了美国和欧洲的双重标准；这对产品设计来说简直就是致命的。

同时对驱动端（A点）和接收端（B点）的下降沿波形进行仿真，结果如图2。

可以看到在未使用端接的情况下，接收端的波形存在严重下冲，其幅度高达1V 左右。

因此必须采用合适的端接方式使阻抗匹配，这里采用时钟电路中最常见的源端串行端接方式。

利用HYPERLYNX软件中的端接向导在驱动端加入
63.2ohms的串行电阻，得到如图5所示。

对加入端接电阻的时钟电路进行EMC 仿真，其频谱分布如图6。

和未加端接电阻的EMG仿真频谱分布图4相比，图5的EMC得到了很好的改善，没有任何频率点超标，且所有频点的幅度都下降，降低了电磁辐射。

在这个过程中我们再来看看时钟波形得到了怎样的改善？在图2中可以看到，由于在时钟线路中加入了端接电阻，反射被吸收掉，下冲的情况基本消失，保证了时钟信号的信号完整性。

时钟驱动器的选择
如果所有的信号都是正常端接而且很少或是没有发生过冲现象，那么就需要考虑时钟的边沿率问题了。

使用一个速度较低的缓冲器可能会帮您解决问题。

许多时钟缓冲器都有一个选项用于选择高速或是低速输出。

通常情况下这些部分可以通过引脚对引脚的方式进行置换，或是设备提供可编程的转换速率调整。

在满足时序裕量的同时，尽可能选择低速逻辑器件，这可将EMI影响减为最小和提高信号质量。

目前标准肖特基和低压TTL器件（如74LS系列）的使用越来越少，在使用低速器件的PCB设计中，也并不需要特别关注什么。

然而，如今的高速、高技术产品要求使用非常快的边沿速率的器件，如74ACT和74F 系列器件。

但是，若使用74HCT可以实现74ACT中大部分功能，但它的优点是产生的RF辐射会少得多。

降低时钟边沿转换率
如果系统可以使用低速驱动的话，这可能是最好的解决方案。

因为这种方法直接解决了导致干扰的时钟线路问题，同时采用这种方法又不会额外增加成本。

但如果系统不能使用低速设备，滤波是一种用于减缓信号边沿转换率的常用方法。

这种方法通常为信号增加一个电容，通过RC时间常数减缓信号的边沿转换率，电容的取值范围通常在5~15pF之间。

设计者通常都会将这些电容器的安装位置预留在PCB中，放置于干扰源的附近，但除非发生电磁干扰问题，否则的话将不会安装这些电容。

如果时钟线路采用串联端接的方式，则电容可以放置在电阻的任意一边以降低电磁干扰。

但是从信号完整性的角度来考虑，为了得到最理想的端接和防止反射，电阻应该尽量的靠近源端，电容最好放置电阻右边，如图7所示。

这种方法虽然可以降低电磁干扰，但也会给带来一些不好的影响。

首先，它会影响时钟信号的完整性。

使用电容后时钟信号的边沿将变得圆滑，而不是陡峭、整齐；而后者对高速时钟信号是最理想的。

其次，设计中如果对PCB板上的每个时钟信号都额外添加一个电容，对于高密度板设计是非常不利的，因为增加电容会增大布线面积和布线难度。

同时，RC也构成一个延时电路，给电路带来一定的延时。

时钟扩频
另外一个解决信号辐射过强的方案是时钟扩频，最早出现在1995年，当时主要用于计算机系统的设计。

目前大多数个人电脑使用扩频技术来降低电磁干扰。

扩频为降低电磁干扰提供了一种性价比非常好的方案。

时钟扩频的原理是，通过对输入基准时钟在某个频率上进行调制而使输出时钟的频率存在微小的变化，例如40MHz的基准时钟在经过扩频后将产生在39.60MHz~40.40MHz的范围内摆动的输出。

这意味着扩频时钟以基准时钟的频率40MHz为中心，有2%的带宽。

对时钟频率进行调制的目的是，把一个单频信号或是窄带信号携带的能量分散到一个相当宽的频率范围内。

这将降低频谱中每个频率上的峰值功率。

调制性质、频率变化的百分比（带宽）以及调制速率都将影响到电磁干扰降低的程度。

为了考察时钟扩频的扩展频谱分布，我们定义了以下几个扩频时钟的参数：扩展率、扩频类型、调制率和调制波形。

扩展率是频率扩展范围与原时钟频率(fc)的比值。

扩频类型指向下扩频、中心扩频或向上扩频。

假设扩频范围为Δf，则扩展率定义为：
向下扩频: -Δf /fc100%
中心扩频:±1/2Δf/fc100%
向上扩频:Δf/fc100%
调制率fm，用于确定时钟频率扩展周期率，在该周期内时钟频率变化Δf并返回到初始频率。

调制波形代表时钟频率随时间的变化曲线，通常为锯齿波，这里仅介绍向下扩频（图8）时调制波形及其与扩展率和fm的关系式。

为了得到平坦的时钟频谱，一种称为HersheyKiss的特殊曲线被用作调制波形(图9)。

值得注意的是，当处于最低和最高峰值频率时，频率的变化速率比较快，而处于频谱的中心位置时频率的变化速率慢得多，这是由于波形引起的。

这里以Maxim公司的MAX9492为例，MAX9492是一款高性能、低抖动频率合成器，可为网络路由器或交换机产生多路时钟输出，并能降低EMI。

MAX9492提供六路低抖动输出，其中一路输出是基准时钟的缓冲输出。

其他五路输出可独立编程设置，以产生网络或存储线卡所需的所有时钟频率：133MHz、125MHz、83MHz、66MHz、62.5MHz、50MHz、33MHz和25MHz。

该器件所具有的扩频功能将基频能量扩展在较宽的频率范围，从而降低电磁干扰(EMI)。

输出频谱可向下扩展-2.5%或-1.25%。

我们可以使用频谱分析仪观察同样的133MHz时钟，以比较电磁干扰降低了多少dB。

图10所示曲线是MAX9492 经过扩频和未经扩频情况下的时钟频谱。

扩频情况下，扩展率为-2.5%向下扩频；时钟中心频率fc为133.33MHz。

未经扩频的时钟信号以133MHz为中心，频率范围非常窄，其能量峰值与其他波形相比相对较高。

比较宽的扫描线描绘的是扩频后的时钟信号。

通过测量不同时钟信号峰值能量之间的差异，我们就可以得到电磁干扰降低的数值为多少dB。

扩频时钟中，对降低电磁干扰最具影响力的参数就是被调制时钟的带宽，时钟信号的带宽越宽，电磁干扰就降低得越多。

时钟扩频的另外一个很重要的参数是调制率fm，调制率fm一般在20kHz～200kHz之间。

如果调制率在20kHz以下，它很有可能在系统中产生音频噪声；如果调制率过高，超出了200kHz，则调制带来的影响有可能会被下游锁相环中滤波器的回路带宽抵消掉。

扩频使基准频率的峰值能量发生了明显的改善。

但在许多数字系统中所要面临的问题经常发生在高次谐波频率，而不是发生在基准频率上，这给设计带来很大的挑战。

时钟电路EMC设计
目前的时钟电路运作频率极高，容易产生电磁波噪声，当电磁波的强度超过一定程度时，将产生不可预期的影响，必须注意预防。

目前已有许多以机械结构或是改变电路布局方式的电磁波干扰防治解决方案，但是这些解决方案都耗时费事，若能在电路设计上的小细节多加留意，就可以有效地预防电磁波噪声的产生。

时钟信号若是没有被正确的端接，或是时钟器件具有快速的瞬时特性，都会产生大量的电磁波噪声。

若要控制电磁波噪声的产生，必须考虑下列几项原则：
◆正确的端接所有的时钟信号
◆尽量采用边缘上升速率较低的时钟缓冲器件
◆在时钟线路中采用滤波电容
◆在高速的电路中采用时钟扩频技术
此外，还有一些措施用来减小时钟电路以及时钟线路的电磁辐射，如：
◆时钟信号走线长度尽可能短，线宽尽可能大，与其他线间距尽可能大，紧靠器件布局布线，必要时可以走内层；时钟产生器尽量靠近使用该时钟的器件。

◆在某些情况下，可以采取对时钟线路添加保护性线路，如图11所示，即在时钟线两边铺设两条接地线进行屏蔽。

◆时钟电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路。

◆时钟输出布线时不要采用向多个器件直接串行地连接（称为菊花式连接）；而应该经时钟缓冲器分发后向多个器件直接提供时钟信号。

◆石英晶体下面以及对噪声敏感的器件下面不要走线，且石英晶体振荡器外壳要接地。

◆时钟线要严格地控制阻抗，如果能从内层走线则最好（可减小干扰），尽量少用过孔。

◆保证时钟信号返回路径的完整性，使信号返回路径（图12）的环路面积最小，减小电磁辐射。

◆各类时钟IC芯片的接地引脚要就近接地。

只要在电路设计上遵守这些简单的规则，就可以最低的成本和最短的时间内有效地控制电磁波辐射，提高产品的竞争力。