数字电子技术基础(第五版)阎石课件

返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 4
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 5
图8.2.1
FPLA的基本电路结构
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
6
图8.2.2
FPLA的异或输出结构
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 7
第八章 可编程逻辑器件
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8

概述Βιβλιοθήκη Baidu现场可编程逻辑阵列（FPLA） 可编程阵列逻辑（PAL） 通用阵列逻辑（GAL） 可擦除的可编程逻辑器件（EPLD） 现场可编程门阵列（FPGA） PLD的编程（无图） 在系统可编程逻辑器件（ISP－PLD）
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 1
8.1


概
述


图8.1.1 PLD电路中门电路的惯用画法 （a）与门 （b）输出恒等于0的与门 （c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 2
图8.1.1
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
23
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
24
8.4 通用阵列逻辑GAL
GAL是在PAL器件的基础上发展起来的。它的基本结构 与PAL相同，即“与阵列可编程或阵列可固定”。但 GAL采用了电可擦除，电可改写的CMOS半导体制造工 艺，使得GAL器件不仅可以反复擦除、改写，为修改 设计带来了灵活性，而且降低了功耗，集成度也大大 提高。另外，GAL的逻辑结构采用了输出逻辑宏单元 OLMC，可以根据应用的不同配置成不同的输出结构。 一片GAL即可以配置为组合逻辑电路，也可以使时序 逻辑电路或者是两者的组合，很灵活。
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
43
图8.6.1 FPGA的基本结构框图
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
44
8.6.2 FPGA的IOB和CLB
一，IOB X C 2064是Xilinx公司FPGA器件中结构比较简单的一 种，它一共有56个可编程的I/O端。 由图8.6.3的电路结构图可见，每个IOB由输出三态 缓冲器G1 触发器，输入缓冲器 G 2 和俩个数据选择器 MUX1，MUX2组成。在图中所用的数据选择器符号 上只标出了数据输入端和数据输出端省略了地址输入 端。实际上每个2选1数据仪器都应当有一位输入地 址代码，每个4选1数据选择器应当有两位输入地址 代码。这些代码都存放在FPJA内部的编程数据存储器 中。
8.5 可擦除的可编程逻辑器件(EPLD)
8.5.1 EPLD的基本结构和特点
EPLD是继PAL、GAL之后推出的一种可编程逻辑器件. 与PAL和GAL相比,EPLD有以下几个特点： 1)采用了CMOS工艺,所以EPLD具有CMOS器件低功耗、高 噪声容限的优点. 2)采用了UVEPROM工艺,以叠栅注入MOS管作为编程单元, 所以不仅可靠性高、可以改写,而且集成度高、造价也便宜. 3)特点是输出部分采用了类似于GAL器件的可编程的输出逻 辑宏单元． 此外，为了提高与－或 逻辑阵列中乘积项的利用率，有 些EPLD的或逻辑阵列部分也引入了可编辑逻辑结构．
图8.4.7
2006年
GAL的输入缓冲器电路
33
新疆大学信息科学与工程学院 <数字电路课题组>
GAL的输出缓冲器电路结构中.它除了具有 一般三态输出缓冲器的特点以外,还有两个 突出特点
第一个是输出级该用了单一类型的N沟道增强型 MOS 管,而不是采用P沟道与N沟道管互补的CMOS 机构. 第二个特点是它的输出具有“软开关特性”.
8.3.1 PAL的基本电路结构
PAL器件当中最简单一种电路结构形式,它仅包含一个可编程的与 逻辑阵列和一个固定的或逻辑阵列,没有附加其他的输出电路.
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
10
由图可见,在没有编程之前,与逻辑阵列的所有交叉点上均有熔 丝接通.编程将有的熔丝保留,将无用的熔丝熔断,既得到所有的电 路.它所产生的逻辑函数为
图8.3.7
2006年
PAL的异或输出结构
18
新疆大学信息科学与工程学院 <数字电路课题组>
五,运算选通反馈结构

在异或输出结构的基础上我们又增加了 一组反馈电路.
图8.3.8
2006年
PAL的运算选通反馈结构
新疆大学信息科学与工程学院 <数字电路课题组> 19
8.3.3 PAL 的应用举例
2006年
31
图8.4.6
OLMC5种工作模式下的简化电路（图中NC表示不连接）
（a）专用输入模式 （b）专用组合输出模式 （c）反馈组合输出模式 （d）时序电路中的组合输出模式 （e）寄存器输出模式
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 32
8.4.3 GAL的输入特性和输出特性
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
25
8.4 通用阵列逻辑GAL
要使用GAL器件，就要先进行设计。GAL器件的开发 工具包括硬件开发工具和软件开发工具。硬件开发工 具有编程器，软件开发工具有ABEL-HDL程序设计语言 和相应的编译程序。编程器的主要用途是将开发软件 生成的熔丝图文件按JEDEC格式的标准代码写入选定 的GAL器件。 典型的GAL设计流程图如图所示。
新疆大学信息科学与工程学院 <数字电路课题组>
20
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
21
图8.3.9
产生16种算术、逻辑运算的编程情况
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
22
【例8.3.2 】 用PAL设计一个4为循环码计数器,并 要求所设计的计数器具有置零和对输出进行三态 控制的功能.
8.5.3 EPLD 的输出逻辑宏单元(OLMC)
图8.5.4
2006年
AT22V10的OLMC电路结构图
返回
新疆大学信息科学与工程学院 <数字电路课题组> 41
图8.5.5
ATV750的OLMC电路结构图
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 42
8.6 现场可编程门阵列（FPGA）
新疆大学信息科学与工程学院 <数字电路课题组>
2006年
37
８.５.２ EPLD的与-或逻辑阵列
2006年
图8.5.1
新疆大学信息科学与工程学院 AT22V10 的电路结构框图 <数字电路课题组>
38
图8.5.3
与－或逻辑阵列的乘积项共享结 构
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 39
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 29
8.4.2 输出逻辑宏单元(OLMC)
图8.4.4
2006年
OLMC的结构框图
返回
30
新疆大学信息科学与工程学院 <数字电路课题组>
图8.4.5
GAL16V8结构控制字的组成
返回
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 15
有些可编程I/O结构的PAL器件中,在与或逻辑阵列的输出和 三态缓冲器之间还设置有可编程的异或门,如图8.3.5所示.
图8.3.5 带有异或门的可编程 输入/输出结构
新疆大学信息科学与工程学院 <数字电路课题组>
2006年
16
三,寄存器输出结构
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
26
图8.4.1
GAL16V8的电路结构图
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
27
图8.4.2
由3个编程单元构成的与门
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 28
图8.4.3
GAL16V8编程单元的地址分配
8.5.3 EPLD 的输出逻辑宏单元(OLMC)
EPLD的输出电路结构和GAL相似,也采用了可编 程的输出逻辑宏单元OLMC.通过编程的方法能将 OLMC设置成各种不同的工作状态.而且,由于增 加了对OLMC中触发器的预置和置零功能,因而具 有更大的使用灵活性.
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 40
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
11
根据PAL器件输出电路结构和反馈方式 不同,可将它们大致分成: 1)专用输出结构. 2)可编程输入/输出结构. 3)寄存器输出结构. 4)异或输出结构, 5)运算选通反馈结构等几种类型

2006年 新疆大学信息科学与工程学院 <数字电路课题组>
8.3.2 PAL的几种输出电路结 构 和反馈形式
12
一, 专用输出结构 .由图8.3.1给出的PAL电路就属于这种专用 输出结构,它的输出端是一个与或门.在有 些PAL器件中,输出端还采用了与或非门 结构或者互补输出结构.图8.3.3给出了互 补输出的电路结构.
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
2006年
XC2064的CLB电路
新疆大学信息科学与工程学院 <数字电路课题组>
47
图8.6.5
XC2064中CLB的3种组态
（a）四变量任意函数 （b）两个三变量任意函数 （c）五变量逻辑函数
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
48
图8.6.6
二变量通用逻辑模块的原理图
2006年
13
图8.3.3
具有互补输出的专用输出结构
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
14
二,可编程输入/输出结构 它的输出端是一个有可编程控制端的三态缓冲器 控制端由与逻辑阵列的一个乘积项给出.同时,输出 端又经过一个互补输出的缓冲器反馈到与逻辑阵 列上.
图8.3.4 PAL的可编程输入/输出结构
它在输出三态缓冲器和与-或 逻辑阵列的输出之间串进 了由D触发器组成的寄存器.同时,触发器的状态又经过互 补输出的缓冲器反馈到与逻辑阵列的输入端.
2006年
图8.3.6 新疆大学信息科学与工程学院 PAL的寄存器输出结构
<数字电路课题组>
17
四,异或输出结构 异或的电路结构与寄存器输出结构类似只在与 -或逻辑阵列的输出端又增设了异或门
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 45
图8.6.3
XC2064的IOB电路
2006年
新疆大学信息科学与工程学院 <数字电路课题组>
46
图8.6.4
二，CLB 在XC2064 中有64个 CLB，排列成8 8矩阵。 每个CLB的电路中包含 组合路基电路，存储电 路和由一些数据选择器 组成的内部控制电路， 如图所示。
PLD电路中门电路的惯用画法
（a）与门（b）输出恒等于0的与门（c）或门 （d）互补输出的缓冲器（e）三态输出的缓冲器
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 3
*8.2

现场可编程逻辑阵列（FPLA）
图8.2.1 FPLA的基本电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构
图8.2.3
时序逻辑型 FPLA的电路结构
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 8
8.3可编程阵列逻辑PAL
PAL的与阵列是可编程的而或阵列不可编程，类似 于一个已经写入信息的ROM，但它的与阵列是可编 程的。
不可编程
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 9
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 34
图8.4.8
2006年
GAL的输出缓冲器电路
返回
35
新疆大学信息科学与工程学院 <数字电路课题组>
图8.4.9 GAL的静态输出特性 （a）输出为高电平时（b）输出为低电平时
返回
2006年 新疆大学信息科学与工程学院 <数字电路课题组> 36
图8.6.1是FPGA基本结构形式的示意图。它由 三种 可编的单元是输入/输出模块IOB（I/O B1ock）， 可编程逻辑模块CLB（Configurable Logic Block） 和互连资源IR（Interconnect Resource）。它们 的工作状态全都由编程数据存储器中的数据设定 。
新疆大学信息科学与工程学院 <数字电路课题组>
49
图8.6.7