数字系统设计综合实验报告
系统设计方法实验报告
实验名称：系统设计方法实验实验日期：2023年4月10日实验地点：XX大学计算机实验室实验目的：1. 理解系统设计的基本原理和方法。
2. 掌握系统需求分析、系统设计、系统实施和系统评估等步骤。
3. 培养团队协作能力和系统设计实践能力。
实验内容：一、实验背景随着信息技术的快速发展，系统设计在各个领域都发挥着越来越重要的作用。
为了提高系统设计的质量和效率，本实验采用系统设计方法，对XX项目进行设计。
二、实验步骤1. 系统需求分析（1）明确项目目标：XX项目旨在提高公司内部信息共享和协作效率。
（2）收集需求信息：通过与项目相关人员沟通，了解用户需求、功能需求、性能需求、安全性需求等。
（3）整理需求文档：将收集到的需求信息整理成需求规格说明书。
2. 系统设计（1）系统架构设计：根据需求规格说明书，确定系统架构，包括硬件架构、软件架构、网络架构等。
（2）模块设计：将系统划分为若干模块，明确每个模块的功能和接口。
（3）数据库设计：根据系统需求，设计数据库结构，包括数据表、字段、关系等。
（4）界面设计：设计用户界面，包括界面布局、颜色搭配、字体大小等。
3. 系统实施（1）硬件采购与安装：根据系统架构设计，采购服务器、存储设备、网络设备等硬件，并进行安装。
（2）软件开发：根据系统设计，开发软件模块，包括前端界面、后端业务逻辑、数据库等。
（3）系统集成：将各个模块进行集成，确保系统正常运行。
4. 系统评估（1）功能测试：测试系统功能是否满足需求规格说明书中的要求。
（2）性能测试：测试系统性能，包括响应时间、并发用户数等。
（3）安全性测试：测试系统安全性，包括用户权限、数据加密等。
三、实验结果与分析1. 系统功能实现经过系统实施，XX项目已成功上线，实现了信息共享和协作功能，满足了用户需求。
2. 系统性能表现经过性能测试，系统响应时间在1秒以内，可支持1000个并发用户同时访问。
3. 系统安全性经过安全性测试，系统符合相关安全规范，能够有效保障用户数据安全。
西南科技大学实验报告现代数字系统设计实验题目：直流电机的...
西南科技大学实验报告现代数字系统设计实验题目：直流电机的PWM控制专业班级：生物医学0502 _学生姓名：***学生学号： ********实验时间： 2个小时指导教师：***一、实验目的1.掌握直流电机的PWM 控制方法；2.锻炼VHDL 语言的编程能力。
二、实验原理及说明PWM 控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。
当采用FPGA 产生PWM 波形时，只需FPGA 内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。
当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。
直流电机控制电路主要由2部分组成，如图1所示： ● FPGA 中PWM 脉宽调制信号产生电路； ● FPGA 中正/反转方向控制电路；速度等级设置模块锯齿波发生器（模16计数器）数字比较器模块旋转方向控制模块驱动电路Z （正转）F （反转）PWM 波形输出Z_F （正/反转控制信号）Rst （复位）Clk （时钟）Rst （复位）Level （速度等级按键）接数码管（显示速度等级）图1 直流电机PWM 控制电路三、实验步骤1.在QUARTUSII 软件下创建一工程，工程名为pwm_control ，芯片名为EP1C3T144C8，注意工程路径不要放到软件安装路径下；2.根据实验原理，自己编写VHDL 顶层设计文件实现直流电机的PWM 控制（整个设计要求全部采用VHDL 编写，不能采用原理图方式），参考程序如下：速度等级设置模块process(rst,level)beginif rst='1' thencnt4<=(others=>'0');elsif level='1' and level'event thencnt4<=cnt4+1;end if;end process;process(rst,clk)beginif rst='1' thenspeed<=(others=>'0');elsif clk'event and clk='1' thencase cnt4 isWHEN "00" => speed <= "0011" ;WHEN "01" => speed <= "0100" ;WHEN "10" => speed <= "0101" ;WHEN "11" => speed <= "0111" ;WHEN OTHERS => NULL ;END CASE ;end if;END PROCESS;数字比较器模块process(clk,rst)beginif rst='1' thenagb<='0';elsif clk'event and clk='1' thenif cnt16>speed thenagb<='1';elseagb<='0';end if;end if;end process;锯齿波发生器process(rst,clk)beginif rst='1' thencnt16<=(others=>'0');elsif clk='1' and clk'event thencnt16<=cnt16+1 ;end if;end process;旋转方向控制模块process(rst,clk)beginif rst='1' thenz<='0';f<='0';elsif clk'event and clk='1' thenif z_f='1' thenz<=agb;f<='0';elsez<='0';f<=agb;end if;end if;end process;3.对设计进行全编译；4.分别进行功能与时序仿真，验证逻辑功能；5.锁定引脚实验采用模式5，锁定引脚对照表如下信号键1 键2（level）键3clkz f level_display0level_display1引脚号1 2 3 9313213185 966.下载采用JA TG方式进行下载；7.将实验箱左上方直流电机处跳线位置插到直流允许端，（注意实验完毕后将此跳线插回直流禁止端），将右下方clock0频率改为65536Hz。
数字系统设计综合实验报告
数字系统设计综合实验报告1）实验目的复习加法器的分类及工作原理。
掌握用图形法设计半加器的方法。
掌握用元件例化法设计全加器的方法。
掌握用元件例化法设计多位加法器的方法。
掌握用Verilog HDL语言设计多位加法器的方法。
学习运用波形仿真验证程序的正确性。
学习定时分析工具的使用方法。
2）实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1位加法器和多位加法器两大类。
1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到：3）实验内容及步骤用图形法设计半加器，仿真设计结果。
用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。
用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。
分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2所示。
2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。
图三：图四：5）全加器时序仿真波形如图下图所示6）心得体会：第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。
北京理工大学数字系统设计与实验报告
3、仿真结果 功能仿真设置：
功能仿真结果： （1）总体仿真结果
（2）reset 高有效和二分频仿真结果
（3）四分频仿真结果
（4）八分频仿真结果
（5）十六分频仿真结果
四、实验心得
通过本次实验，设计频率可选的模十状态机以及 7 段译码电路，学会了以代码 形式实现频率多路选择器的功能，巩固了模十状态机的实现方式，进一步掌握 VerilogHDL 硬件描述语言。
功能仿真结果：
时序仿真设置：
时序仿真结果：
2、 3—8 译码器 （1）设计思路 随着时钟信号 clk 上升沿的到来，输入 D2D1D0 从 000 加到 111，每个输入 D2D1D0 对应着一个输出 Q7Q6Q5Q4Q3Q2Q1Q0，对应关系如真值表所示：
输入 D2 0 0 0 0 1 1 1 1 D1 0 0 1 1 0 0 1 1 D0 0 1 0 1 0 1 0 1 Q7 0 0 0 0 0 0 0 1 Q6 0 0 0 0 0 0 1 0 Q5 0 0 0 0 0 1 0 0 Q4 0 0 0 0 1 0 0 0
seg <= 7'b0011001; 5: seg <= 7'b0010010; 6: seg <= 7'b0000010; 7: seg <= 7'b1111000; 8: seg <= 7'b0000000; 9: seg <= 7'b0010000; default: seg <= 7'b0001000; endcase end endmodule （2）功能图
三、设计与实现
1、设计思路 （1） 、时钟信号 clk 作为分频器的输入，分频器的设计思路为设计一个模十六计 数器，cp0（Q0）输出即为二分频信号，cp1（Q1）输出即为四分频信号，cp2（Q2） 输出即为八分频信号，cp3（Q3）输出即为十六分频信号。分频器的输出由 4 选 1 多 路选择器的选择输入端 select 选择 2 分频、4 分频、 8 分频和 16 分频其中之一作为状 态机的时钟输入，当 select 为 0 时，输出为二分频信号；为 1 时，输出为四分频信 号；为 2 时，输出为八分频信号；为 3 时，输出为十六分频信号。 （2） 、reset 为高有效，则若 reset 信号为 1 时，qout 置为 0，则 now_state 为 0。 若 reset 信号为 0 时， qout 自加，并作为状态机的输入 驱动，让状态机按照 0->2->5->6->1->9->4->8->7->3->0 的顺序输出。 （3） 、状态机按照 0->2->5->6->1->9->4->8->7->3->0 的顺序输出，并使用此输出 作为驱动输入到 7 段译码器的显示逻辑。
华南理工大学数字系统设计实验3报告资料
实验三基于状态机的交通灯控制地点：31号楼312房；实验台号：12实验日期与时间：2017年12月08日评分：预习检查纪录：批改教师：报告内容：一、实验要求1、开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。
2、交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。
3、为了方便观察，本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。
编程之前要求同学们先画好ASM图。
4、1Hz分频模块请采用第二次实验中的内容，7段码显示模块请参考书本相关内容。
5、第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码：方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。
方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。
和其它VHDL编写的模块可以混搭在一个电路图中使用。
EP2C8Q208C8的SCTP，SHCP，SER＿DATA数码管信号线通过两块74HC595集成块，再驱动数码管。
6、芯片型号：cyclone:EP2C8Q208C8,开发板所有资料都在“新板”附件中，其中管脚配置在实验要求中是不对的，以“新板”附件中为准。
二、实验内容1设计要求开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。
交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。
本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。
2设计思路(1)数码管驱动第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码：方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。
方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。
和其它VHDL 编写的模块可以混搭在一个电路图中使用。
含1个数统计电路设计报告
数字系统设计实践实验报告（一）实验名称: 含1个数统计电路设计班级: 通信113 学生姓名: 胡挺学号: 116040222 完成日期: 2013-03-26目录绪论0.1引言摘要 30.2关键词 30.3论证最佳方案 3一、实验任务及要求 41.1 设计任务 41.2 技术要求 5二、系统设计 52.1 含1统计电路模型 52.2 含1统计电路控制器ASM图 62.3 含1统计电路状态机VHDL语言设计 62.4 含1统计电路受控器设计72.5 含1统计电路图形设计82.6 引脚分配设置9三、测试93.1 控制器状态转移图93.2 系统波形仿真10 附录11绪论0.1引言摘要数字系统在生活中运用广泛，已悄悄潜入每个人的生活之中，人们离不开它。
所以，本项目所设计的含1个数统计的电路也是作为方便人们生活的那些电子器件的基础硬件。
本设计利用多个状态机的转换来实现对于16位串行输入的编码进行1的个数统计，用状态机来实现本功能比其他电路结构来说虽然复杂，但更为稳定。
电路结构也能使用的更长久，也不容易出现错误等。
0.2关键词含1个数统计、状态机转换、保持输出0.3论证最佳方案方案一：用状态机来的转换来实现16位的含1个数统计；优点：可以进行反馈，还可以控制电路执行与停止，电路稳定性高，容易控制，灵活性高。
方案二：用计数器和寄存器电路组合成一个16位的含1个数统计；缺点：不能反馈，稳定性差，电路不受控制灵活性低。
通过比较上述两种方案的比较，容易看出用方案一来实现此次试验较好。
状态方案选择：1、从接收序列的可能组合数来假设状态，检测16位序列需要设2的16次方个状态。
2、从当前接收到“1”的个数来假设状态，检测16位序列需要设17个状态。
3、从实现“1”的统计功能所需要的操作入手。
从实现“1”的统计功能所需要的操作来看，只需要这样几种操作：一对输入X的数位进行累计；二对接收到的X进行是0还是1的判断；三当X=1时使“1”数的计数器加1计数；四判断X的全部数位是否统计完毕，如果统计完毕，工作结束。
数字系统设计实验报告计数器、累加器
实验五计数器设计一、实验目的:1）复习计数器的结构组成及工作原理。
2）掌握图形法设计计数器的方法。
3）掌握Verilog HDL语言设计计数器的方法。
4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。
二、实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）用图形法设计一个十进制计数器, 仿真设计结果。
下载, 进行在线测试。
用Verilog HDL语言设计一个十进制的计数器（要求加法计数；时钟上升沿触发；异步清零, 低电平有效；同步置数, 高电平有效）, 仿真设计结果。
下载, 进行在线测试。
四、实验截图1）原理图:2）仿真波形:3）文本程序:5）波形仿真:五、实验结果分析、体会:这次实验, , 由于试验箱有抖动, 故在原理图上加了去抖电路, 但是在波形仿真的时候无需考虑抖动, 所以我在波形仿真的时候将去抖电路消除了, 方便观察实验六累加器设计一、实验目的:1）学习了解累加器工作原理;2)了解多层次结构的设计思路;3）学会综合应用原理图和文本相结合的设计方法。
实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器, 并分别存为add8_8.v和reg8.v;3） 2）在原理图输入方式下通过调用两个模块设计出累加器电路, 并存为add8.bdf, 进行功能仿真;下载, 进行在线测试。
四、实验截图1）8位累加器原理图:2）波形仿真:3）文本输入8位加法器语言及符号:生成元器件:4）文本输入8位寄存器:生成图元:五、实验总结:通过本次实验, 学习了解累加器工作原理, 了解多层次结构的设计思路, 学会综合应用原理图和文本相结合的设计方法。
数字系统设计及实验实验报告
数字系统设计及实验实验报告一、实验目的数字系统设计及实验课程旨在让我们深入理解数字逻辑的基本概念和原理，掌握数字系统的设计方法和实现技术。
通过实验，我们能够将理论知识应用于实际，提高解决问题的能力和实践动手能力。
本次实验的具体目的包括：1、熟悉数字电路的基本逻辑门、组合逻辑电路和时序逻辑电路的设计方法。
2、掌握使用硬件描述语言（如 Verilog 或 VHDL）进行数字系统建模和设计。
3、学会使用相关的电子设计自动化（EDA）工具进行电路的仿真、综合和实现。
4、培养团队合作精神和工程实践能力，提高解决实际问题的综合素质。
二、实验设备和工具1、计算机：用于编写代码、进行仿真和综合。
2、 EDA 软件：如 Quartus II、ModelSim 等。
3、实验开发板：提供硬件平台进行电路的下载和测试。
4、数字万用表、示波器等测量仪器：用于检测电路的性能和信号。
三、实验内容1、基本逻辑门电路的设计与实现设计并实现与门、或门、非门、与非门、或非门和异或门等基本逻辑门电路。
使用 EDA 工具进行仿真，验证逻辑功能的正确性。
在实验开发板上下载并测试实际电路。
2、组合逻辑电路的设计与实现设计一个 4 位加法器，实现两个 4 位二进制数的相加。
设计一个编码器和译码器，实现数字信号的编码和解码。
设计一个数据选择器，根据控制信号选择不同的输入数据。
3、时序逻辑电路的设计与实现设计一个同步计数器，实现模 10 计数功能。
设计一个移位寄存器，实现数据的移位存储功能。
设计一个有限状态机（FSM），实现简单的状态转换和控制逻辑。
四、实验步骤1、设计方案的确定根据实验要求，分析问题，确定电路的功能和性能指标。
选择合适的逻辑器件和设计方法，制定详细的设计方案。
2、代码编写使用硬件描述语言（如 Verilog 或 VHDL）编写电路的代码。
遵循代码规范，注重代码的可读性和可维护性。
3、仿真验证在 EDA 工具中对编写的代码进行仿真，输入不同的测试向量，观察输出结果是否符合预期。
数字电路综合实验报告
数字电路综合实验报告设计并实现一个具有声光显示的电子节拍器班级：姓名：班内序号：学号：一：设计课题的任务要求设计并实现一个具有声光显示的电子节拍器。
基本要求：1、速度在40~120 次/分钟范围内连续可调，通过2 个按键进行速度调节，一个用来增加，一个用来减少，当长按按键时，按5 次/秒的速度连续增加或减少，用3 个数码管显示当前速度。
2、节拍有1/4、2/4、3/4、4/4、3/8、6/8 可选，通过一个按键选择，用2 个数码管显示。
3、通过一个按键开始和停止打节拍，开始后按照设置好的节拍和速度打节拍。
4、要求有声音和灯光提示，声音要有强弱区别，灯光可用不同颜色的发光二极管表示强弱。
提高要求：1、通过一个按键选择时值（节奏类型），并在用点阵显示，如下图。
2、自拟其他功能。
二：系统设计1、设计思路：首先根据设计要求，在输入端有三个部分，即开关、速度选择和节拍选择，其中速度选择又分为加速和减速。
开关可由一个按键设置；速度的设置范围为40-120次/分钟，加速和减速可各设置一个按键，短按变化1，长按变化5；节拍可由一个按键设置，按一下变化一个节拍。
输出则要有数码管的显示，LED的显示，以及蜂鸣器。
LED和蜂鸣器状态的判定条件相同，即选择的节拍和速度。
由乐理知识，节拍分为强、次强、弱三个状态，为表示区分，用频率不相同的三个声调do、re、mi来表示，LED灯则用三种颜色的灯来区分。
需要注意的时，在设置速度长按变化时，要注意防抖部分的设置。
2、系统框图：3、分块设计:(1) 速度选择：输入端分为加速、减速、复位、时钟输入端。
输入端输入长按或短按两种信号（如tmp1、tmp1_1），输出端S作为速度的变化量传输给下个模块。
该模块实现的功能为：当没有按键输出时，速度为初始状态；当短按一下加速按键，S 加1,；当长按加速按键，若此时S小于75，S加5，若S大于75，S等于80。
减速同理。
状态转移图如图所示(2) 节拍选择：输入端按键输入由SR表示，SR=1时表示有按键输入，clear为复位端，clk为时钟输入端，J为三位二进制变量分别表示节拍。
数字系统课程设计报告-交通灯-实验报告
交通灯控制电路摘要在一个交通繁忙的十字路口，没有交通灯来控制来往车辆和行人的通行，假设也没有交警，那会发生什么事情呢？后果是难以想象的，可能会陷入一片混乱，甚至瘫痪。
当然我们每个人都不希望这样。
我们作为社会的一员，每人都有责任为它的更加先进和快捷做出力所能及的事情。
我设计的这个交通控制系统可以通过交通灯控制东西方向车道和南北方向车道两条主次交叉道路上的车辆交替运行,用以减少交通事故的发生概率。
并且经过这次实验使得我对电子技术课程内容的理解和掌握有了更深一层的认识，也学会使用半导体元件和集成电路，掌握电子电路的基本分析方法和设计方法，进一步提高分析解决实际问题的综合能力，也为将来的就业或继续深造做好准备。
一、任务在城市道路上的交叉路口一般设置有交通灯，用于管理两条道路通行车辆。
现有一条主干道和一条支干道的汇合点形成十字交叉口，为确保车辆安全、迅速的通行，在交叉路口的每条道上设置一组交通灯，交通灯由红、黄、绿3色组成。
红灯亮表示此通道禁止车辆通过路口；黄灯亮表示此通道未过停车线的车辆禁止通行，已过停车线的车辆继续通行；绿灯亮表示该通道车辆可以通行。
要求设计一交通灯控制电路以控制十字路口两组交通灯的状态转换，指挥车辆安全通行。
指挥车辆安全通行。
设计要求1、基本要求（1）设计一个十字路口交通灯控制电路，要求主干道与支干道交替通行。
主干道通行时，主干道绿灯亮，支干道红灯亮，时间为60秒。
支干道通行时，支干道绿灯亮，主干道红灯亮，时间为30秒。
（2）每次绿灯变红灯时，要求黄灯先亮5秒钟。
此时另一路口红灯也不变。
（3）黄灯亮时，要求黄灯闪烁，频率为1Hz。
2、发挥部分要求在绿灯亮（通行时间内）和红灯亮（禁止通行时间内）均有倒计时显示。
二、设计方案选取与论证1、所选方案的理由：本设计的交通灯控制电路是综合运用了74LS192芯片、7474芯片和NE555芯片等的集成电路。
根据任务要求，用单片机或分立组件来实现是比较容易的，但是由于要求不能使用单片机设计，因此使用数字电路课程里学过的知识，运用它们来设计分析电路。
数字电路与系统设计实验报告
数字电路与系统设计实验报告学院：班级：姓名：实验一基本逻辑门电路实验一、实验目的1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验设备1、二输入四与非门74LS00 1片2、二输入四或非门74LS02 1片3、二输入四异或门74LS86 1片三、实验内容1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。
3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
四、实验方法1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。
2、用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。
指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。
五、实验过程1、测试74LS00逻辑关系（1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯）（2）真值表2、测试74LS02逻辑关系（1）接线图（2）真值表3、测试74LS86逻辑关系接线图（1）接线图（2）真值表六、实验结论与体会实验是要求实践能力的。
在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。
实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验一、实验目的1、掌握基本逻辑门的功能及验证方法。
2、掌握逻辑门多余输入端的处理方法。
3、学习分析基本的逻辑门电路的工作原理。
二、实验设备1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容1、用与非门和异或门安装给定的电路。
2、检验它的真值表，说明其功能。
四、实验方法按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。
74138的实验报告
(7) 学习定时分析工具的使用方法。
74138 的实验报告数字系统设计综合实验报告 数字系统设计综合实验报告 实验名称 :1 、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计 6、累加器设计 7、交通灯控制器设计班级: 姓名: 学号: 指导老师 :实验 1 加法器设计掌握用 Verilog HDL 语言设计多位加法器的方法。
(6) 学习运用波形仿真验证程序的正确性。
1) 实验目的(1) 复习加法器的分类及工作原理。
(2) 掌握用图形法设计半加器的方法。
(3) 掌握用元件例化法设计全加器的方法。
(4) 掌握用元件例化法设计多位加法器的方法。
(5)2) 实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1 位加法器和多位加法器两大类。
1 位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
(1) 半加器如果不考虑来自低位的进位而将两个1 位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
(2) 全加器在将两个1 位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向咼位的进位。
则由二进制加法运算规则可以得到3)(1)(2)(3) 实验内容及步骤用图形法设计半加器，仿真设计结果。
用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4 为二进制加法器，仿真设计结果，进行定时分析。
(4) 用Verilog HDL 语言设计一个4 为二进制加法器，仿真设计结果，进行定时分析。
系统设计实验报告 范本
系统设计实验报告范本
实验名称：系统设计
实验目的：通过系统设计，学习和掌握软件工程的基本原理和方法，提高软件设计和开发能力。
实验内容：
1.需求分析：明确系统功能需求和性能需求，确定系统的输入输出。
2.概要设计：确定系统的主要模块和模块之间的关系，制定模块接口规范。
3.详细设计：对每个模块进行详细设计，包括数据结构、算法、接口设计等。
4.编码实现：根据设计文档进行编码实现，实现各个模块的功能。
5.测试验证：对系统进行功能测试、性能测试、兼容性测试等，确保系统稳定可靠。
实验步骤：
1.需求分析：通过与用户沟通，了解系统的需求和功能，明确系统的输入输出。
2.概要设计：根据需求分析结果，确定系统的主要模块和模块之间的关系，制定模块接口规范。
3.详细设计：对每个模块进行详细设计，包括数据结构、算法、接口设计等。
4.编码实现：根据设计文档进行编码实现，实现各个模块的功能。
5.测试验证：对系统进行功能测试、性能测试、兼容性测试等，确保
系统稳定可靠。
实验结果：
通过本次实验，我深入了解了软件工程的基本原理和方法，掌握了系统设计的流程和方法。
在实践中，我发现需求分析非常重要，只有明确了需求，才能进行有效的设计和开发。
同时，详细设计也非常关键，只有设计好了每个模块，才能保证系统的稳定性和可靠性。
实验总结：
本次实验让我深入了解了系统设计的流程和方法，提高了我对软件工程的认识和理解。
在今后的软件开发中，我将更加注重需求分析和详细设计，确保系统的稳定可靠。
EDA实验报告
一MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、实验器材集中化，所有实验基本上在一套实验设备上进行。
传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。
而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；下面，我们就本套实验设备做一个简单的介绍。
(一)Max+plusⅡ10.0的使用。
1、Max+PlusII软件的安装步骤：第一步：系统要求奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求）第二步：安装点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。
第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，将此文件复制到你的安装目录下（你的安装目录可放在任一个驱动器下，然后建立一个Max10的文件夹，将系统安装在此文件夹中，安装后此文件夹中会有三个文件夹）的任一个文件夹中，要清楚位置。
第四步：注册启动Max+PlusII 软件，可以从开始-->程序-->Altera-->Max+PlusII 打开，也可以建立一个快捷方式在桌面上。
数字系统电路实验报告(3篇)
第1篇一、实验目的1. 理解数字系统电路的基本原理和组成。
2. 掌握数字电路的基本实验方法和步骤。
3. 通过实验加深对数字电路知识的理解和应用。
4. 培养学生的动手能力和团队合作精神。
二、实验原理数字系统电路是由数字逻辑电路构成的，它按照一定的逻辑关系对输入信号进行处理，产生相应的输出信号。
数字系统电路主要包括逻辑门电路、触发器、计数器、寄存器等基本单元电路。
三、实验仪器与设备1. 数字电路实验箱2. 数字万用表3. 示波器4. 逻辑分析仪5. 编程器四、实验内容1. 逻辑门电路实验（1）实验目的：熟悉TTL、CMOS逻辑门电路的逻辑功能和测试方法。
（2）实验步骤：1）搭建TTL与非门电路，测试其逻辑功能；2）搭建CMOS与非门电路，测试其逻辑功能；3）测试TTL与门、或门、非门等基本逻辑门电路的逻辑功能。
2. 触发器实验（1）实验目的：掌握触发器的逻辑功能、工作原理和应用。
（2）实验步骤：1）搭建D触发器电路，测试其逻辑功能；2）搭建JK触发器电路，测试其逻辑功能；3）搭建计数器电路，实现计数功能。
3. 计数器实验（1）实验目的：掌握计数器的逻辑功能、工作原理和应用。
（2）实验步骤：1）搭建同步计数器电路，实现加法计数功能；2）搭建异步计数器电路，实现加法计数功能；3）搭建计数器电路，实现定时功能。
4. 寄存器实验（1）实验目的：掌握寄存器的逻辑功能、工作原理和应用。
（2）实验步骤：1）搭建4位并行加法器电路，实现加法运算功能；2）搭建4位并行乘法器电路，实现乘法运算功能；3）搭建移位寄存器电路，实现数据移位功能。
五、实验结果与分析1. 逻辑门电路实验通过搭建TTL与非门电路和CMOS与非门电路，测试了它们的逻辑功能，验证了实验原理的正确性。
2. 触发器实验通过搭建D触发器和JK触发器电路，测试了它们的逻辑功能，实现了计数器电路，验证了实验原理的正确性。
3. 计数器实验通过搭建同步计数器和异步计数器电路，实现了加法计数和定时功能，验证了实验原理的正确性。
(2021年整理)数字系统设计实验--猜拳游戏的设计与实现
数字系统设计实验--猜拳游戏的设计与实现编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（数字系统设计实验--猜拳游戏的设计与实现）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为数字系统设计实验--猜拳游戏的设计与实现的全部内容。
数字系统设计实验报告实验名称：猜拳游戏的设计与实现学院：班级：姓名：学号：日期： 2019年12月指导老师：目录一、设计课题的任务要求........................................................................................基本要求：........................................................................................................提高要求：........................................................................................................模块电路要求：………………………………………………………………………………….1、设计思路......................................................................................................2、总体框图......................................................................................................3、分块设计......................................................................................................1:分频模块..................................................................................................................2：按键、防抖模块.................................................................................................3:判断模块..................................................................................................................4：点阵显示模块.....................................................................................................5: 计分模块 ..............................................................................................................6：数码管显示模块.................................................................................................7：蜂鸣器模块…………………………………………………………………。
数字系统设计实验---32位串行加法器实验综述
Port ( a : in STD_LOGIC; b : in STD_LOGIC; cin : in STD_LOGIC; s : out STD_LOGIC; cout : out STD_LOGIC); end component; component DFF is ---------------D 触发器 Port ( D : in STD_LOGIC; clk : in STD_LOGIC; rst,CE : in STD_LOGIC; Q: out STD_LOGIC); end component; signal Sh,load,Xi,Yi,Si,cin,sum,cout:std_logic; -----中间变量 begin A1: controller port map(clk,n,k,Sh,load); A2: registers_jiashu port map(inputB,Sh,load,clk,Yi); A3: registers_add port map(inputA,clk,load,Sh,sum,Xi,outputA); A4: full_adder port map(Xi,Yi,cin,sum,cout); A5: DFF port map (cout,clk,load,Sh,cin); end Behavioral;
------------------控制器------------------------------------------------------------library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; entity controller is Port ( clk : in STD_LOGIC; N : in STD_LOGIC; K,Sh,load : out STD_LOGIC); end controller; architecture Behavioral of controller is signal state,nextstate:integer range 0 to 2; ---设置状态 signal counter:std_logic_vector(4 downto 0); begin process(clk) begin if(clk'event and clk='1') then state<=nextstate; ---上升沿触发启动 end if; end process; process(clk,N) begin if(clk'event and clk='1') then case state is ---设置各状态 when 0 => sh<='0';K<='0';load<='0';counter<="00000"; if N='1' then load<='1'; nextstate<=1; else nextstate<=0; end if; when 1 => sh<='1';K<='0';load<='0'; if counter="11110" then counter<=counter+1; nextstate<=2; else counter<=counter+1; nextstate<=1; end if;
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数字系统设计综合实验报告实验名称：1、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计6、累加器设计7、交通灯控制器设计班级：姓名：学号：指导老师：实验1 加法器设计1）实验目的（1）复习加法器的分类及工作原理。
（2）掌握用图形法设计半加器的方法。
（3）掌握用元件例化法设计全加器的方法。
（4）掌握用元件例化法设计多位加法器的方法。
（5）掌握用Verilog HDL语言设计多位加法器的方法。
（6）学习运用波形仿真验证程序的正确性。
（7）学习定时分析工具的使用方法。
2）实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1位加法器和多位加法器两大类。
1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
（1）半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S 是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
（2）全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到：3）实验内容及步骤（1）用图形法设计半加器，仿真设计结果。
（2）用原件例化的方法设计全加器，仿真设计结果（3）用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。
（4）用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。
（5）分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2所示。
2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。
图三：图四：5）全加器时序仿真波形如图下图所示6）心得体会：第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。
在这次过程中，我进一步加强对理论知识的学习，将理论与实践结合起来。
实验过程中遇到了一个小问题是生成半加器符号，后来发现缺了File/Create Default这一步。
通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我复习了加法器的分类及工作原理，并掌握了用图形法设计半加器的方法，掌握了用元件例化法设计全加器的方法，掌握了用元件例化法设计多位加法器的方法，掌握了用Verilog HDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。
实验2 编码器设计1）实验目的（1）复习编码器的构成及工作原理。
（2）掌握用Verilog HDL语言设计编码器的方法。
（3）掌握用图形法设计优先编码器的方法。
（4）掌握用Verilog HDL语言设计优先编码器的方法。
（5）进一步学习运用波形仿真验证程序的正确性。
2）实验原理编码器（Encoder）的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码。
目前，经常使用的编码器有普通编码器和优先编码器两类。
（1）普通编码器在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。
图2.2.1是3位二进制编码器框图，它的输入是I0~I7八个高电平信号，输出是3位二进制代码Y2、Y1、Y0,为此，又称为8线-3线编码器。
其输出与输入的对应关系如表2.2.1所示。
（2）优先编码器在优先编码器（Priority Encoder）中，允许同时输入两个以上的编码信号。
不过在设计优先编码器时已将所有的输入信号按优先顺序进行排队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。
优先编码器经常用于具有优先级处理的数字系统中，例如，中断管理系统通常用优先编码器实现。
8线-3线优先编码器74147的真值表如表2.2.2所示。
3)实验内容及步骤（1）用Verilog HDL语言设计8线——3线普通编码器，仿真设计结果。
（2）用图形法设计实现74148功能的优先编码器，仿真设计结果，进行定时分析。
（3）用Verilog HDL语言设计8线——3线优先编码器，仿真设计结果，进行定时分析。
（4）分别下载用上述两种方法所设计的优先编码器，并进行在线测试。
2）用图形法设计的优先编码器74148原理图如下：4）优化编码器功能仿真波形如下图：5）心得体会：这一次做数电学过的优先编码器，感觉还是很轻松的。
在实验过程中没怎么遇到太大的问题，感觉就是速度慢了一点，说明平时训练的少，所以我就想平时还需多练习，在确保正确的前提下，再提高速度！通过这次实验我复习编码器的构成及工作原理，掌握了用Verilog HDL 语言设计编码器的方法，掌握了用图形法设计优先编码器的方法，掌握了用Verilog HDL语言设计优先编码器的方法，进一步学习运用波形仿真验证程序的正确性。
实验3 译码器设计1）实验目的（1）复习二进制译码器及显示译码器的构成及工作原理。
（2）掌握用Verilog HDL语言设计二进制译码器的方法。
（3）掌握用Verilog HDL语言设计显示译码器的方法。
（4）进一步学习运用波形仿真验证程序的正确性。
2）实验原理译码器是数字系统中常用的组合逻辑电路，其逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号并输出。
译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器三类。
（1）3线-8线译码器是二进制译码器的一种。
其输入为一组3位二进制代码，而输出则是一路高、低电平信号。
图2.3.1是3线-8线译码器74138的逻辑框图。
其中，A2、A1、A0为3位二进制代码输入端，Y0’~Y7’是8个输出端，S1、S2’、S3’为3个输入控制端。
它们之间的关系如表2.3.1所示。
（2）七段数码显示译码器为了能以十进制数码直观地显示数字系统的运行数据，目前广泛使用七段数码显示译码器来显示字符，因这种字符显示器由七段可发光的线段拼合而成，又称为七段数码管。
半导体数码管的每条线段都是一个发光二极管。
如果七个发光二极管的公共端是阴极并且接在一起，则称为共阴极数码管，反之，称为共阳极数码管。
半导体数码管可以用TTL或CMOS集成电路直接驱动。
为此，就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号，以便数码管以十进制数字显示出BCD代码所表示的数值。
如图2.3.2所示。
3)实验内容及步骤（1）用Verilog HDL语言设计3线——8线译码器，仿真设计结果。
（2）用Verilog HDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。
（3）下载七段数码显示译码器，并进行在线测试。
用Verilog HDL语言设计的七段数码显示译码器程序decoder4_7如下：module decoder4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;input D3,D2,D1,D0;reg a,b,c,d,e,f,g;always @(D3 or D2 or D1 or D0)begincase({D3,D2,D1,D0})0:{a,b,c,d,e,f,g}=7'b1111110;1:{a,b,c,d,e,f,g}=7'b0110000;2:{a,b,c,d,e,f,g}=7'b1101101;3:{a,b,c,d,e,f,g}=7'b1111001;4:{a,b,c,d,e,f,g}=7'b0110011;5:{a,b,c,d,e,f,g}=7'b1011011;6:{a,b,c,d,e,f,g}=7'b1011111;7:{a,b,c,d,e,f,g}=7'b1110000;8:{a,b,c,d,e,f,g}=7'b1111111;9:{a,b,c,d,e,f,g}=7'b1111011;default:{a,b,c,d,e,f,g}=7'bx;endcaseendendmodule3）七段数码显示译码器的功能仿真波形如下图：4）心得体会：这次老师教了我们新的一种数字系统设计方式，用Verilog HDL语言来设计，刚开始有一点生疏，经过和同学们交流讨论下，顺利的完成了实验。
实验过程中遇到了一些问题：输入代码时，出现漏字母，没区分大小写等等。
实验效率和实验水平还待在平时加强练习，总结反思。
通过这次实验我复习了二进制译码器及显示译码器的构成及工作原理，掌握了用Verilog HDL语言设计二进制译码器的方法，掌握了用Verilog HDL语言设计显示译码器的方法，进一步学习运用波形仿真验证程序的正确性。
实验4 数据选择器设计1）实验目的（1）复习数据选择器的构成及工作原理。
（2）掌握用Verilog HDL语言设计数据选择器的方法。
（3）进一步加深对仿真结果和仿真过程的理解。
2）实验原理数据选择器又叫多路开关，简称MUX（Multiplexer）.数据选择器的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号，数据选择器原理示意图如图2.4.1所示。
常用的数据选择器有双四选一数据选择器74153、八选一数据选择器74151。
其中，74151的逻辑图如图2.4.2所示，其真值表如表2.4.1所示。
3)实验内容及步骤（1）用Verilog HDL语言设计四选一数据选择器，仿真设计结果。
（2）用Verilog HDL语言设计实现74151功能的数据选择器，仿真设计结果。
（3）下载74151数据选择器，并进行在线测试。
module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input[1:0] sel;reg out;always @(in0 or in1 or in2 or in3 or sel)beginif(sel==2'b00) out=in0;else if(sel==2'b01) out=in1;else if(sel==2'b10) out=in2;else out=in3;endEndmodule3）四选一数据选择器的功能仿真波形如下图：4）心得体会：这次实验，我是在上课之前做好的，心里还是很有把握的！输入的代码经软件检查都没有问题，只是在实验过程中有一个问题没有解决，就是在做仿真图形时，sel的输入波形不会输入，经过自己看书解决了这个问题，就是在做图形仿真界面选时钟周期赋值，并将value赋予B11。