FPGA笔记之verilog语言(基础语法篇)

FPGA笔记之verilog语言（基础语法篇）

笔记之verilog语言（基础语法篇）

写在前面：

verilogHDL语言是面对硬件的语言，换句话说，就是用语言的形式来描述硬件线路。因此与等软件语言不同，假如想要在实际的中实现，那么在举行verilog语言编写时，就需要提前有个硬件电路的构思和主意，同时，在编写verilog语言时，应当采纳可综合的语句和结构。

1. verilog 的基础结构

1.1 verilog设计的基本单元——module

在数字电路中，我们经常把一些复杂的电路或者具有特定功能的电路封装起来作为一个模块用法。以后在运用这种模块化的封装时，我们只需要知道：1.模块的输入是什么；2.模块的输出是什么；3.什么样的输入对应什么样的输出。而中间输入是经过什么样的电路转化为输出就不是我们在用法时需要特殊重视的问题。当无数个这样的模块互相组合，就能构成一个系统，解决一些复杂的问题。verilog语言的基础结构就是基于这种思想。verilog中最基本的模块是module，就可以看做是一个封装好的模块，我们用verilog来写无数个基本模块，然后再用verilog描述多个模块之间的接线方式等，将多个模块组合得到一个系统。

那么一个module应当具有哪些要素呢？首先对于一个module，我们应当设计好其各个I/O，以及每个I/O的性质，用于与模块外部的信号相联系，让用法者知道如何连线。第二，作为开发者，我们需要自己设计模块内部的线路来实现所需要的功能。因此需要对模块内部浮现的变量举行声明，同时通过语句、代码块等实现模块的功能。综上所述，我们把一个module分成以下五个部分：

模块名

端口定义

I/O解释

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