频率合成器的设计与制作

频率合成器的设计与制作这次课程设计的主要内容是频率合成器的设计与制作，首先了解什么是频率合成器。

它有哪几个部分组成，哪些参数对它的技术指标有影响，然后是选择元器件，搭试电路，排版安装，测试数据，分析结果。

随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。

为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。

频率合成器：通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。

频率合成的方法很多，大致可分为直接合成法和间接合成法俩种。

直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。

直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。

但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。

更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。

而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。

频率合成器是从一个或多个参考频率中产生多种频率的器件。

它在信息通信方面得到了广泛的应用，并有新的发展。

频率合成器的核心组成是锁相环路（PLL）。

锁相的意义是一种相位负反馈控制系统，它利用相位的稳定来实现频率锁定，即“锁相”。

控制电路是利用反馈原理实现对自身的调节与控制。

AGC、AFC、PLL 分别对交流信号的三个参数振幅、频率、相位进行自动控制。

能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

实现锁相的方法称为“锁相技术”。

锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

这里首先对锁相环路作一个简单介绍。

9.1 锁相环路的基本组成及工作原理9.1.1 锁相环路的基本组成锁相环路的基本组成框图如图9.1.1所示。

锁相环主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。

鉴相器（PD）实现相位差——电压的转换。

将鉴相器替代AFC 系统中的鉴频器就得到锁相环路的方框图。

鉴相器（鉴相器）（PD）、压控振荡器（VCO）。

低通滤波器三部分组成，如图1所示。

图1图9.1.1 锁相环路的基本组成框图压控振荡器的输出Uo接至鉴相器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于鉴相器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电压。

显然，平均值电压uc(t)将随着相位差的变化作相应的变化。

而uc(t)加到VCO的控制输入端，从而控制VCO的振荡频率，朝着减小VCO输出频率和输入频率之差的方向变化，于是uo(t)与ui(t)的相位差不断减小，最终可能等于某一较小的恒定值，即二者的相位被“锁定”。

容易理解，当相位被锁定后，输入信号频率ωi与输出信号频率ωo必然相等。

两相位差保持恒定（即同步）称作相位锁定。

注意：环路锁定后，相位差不可能为零，否则就没有控制量。

下面通过电路仿真来讨论锁相环路的各部分工作原理。

1．鉴相器（PD）鉴相器：用来检测输出信号uo(t)与输入信号ui(t)之间的相位差，并转化为误差电压ud(t)。

有两个输入一个是环路的输入信号ui(t)，另一个是VCO的输出信号uo(t)一个输出是与输入信号ui(t)相位差成比例的误差电压ud(t)举例：用模拟乘法器来实现鉴相器的功能。

可设输出电压和输入电压分别为uo(t)=Uomcosωotui(t)=Uimsinωit +ud(t)=K uo(t) ui(t)=K Uomcosωo t Uimsinωit=1/2 K UomUim[sin(ωo+ωi )t + sin(ωi -ω o)t]第一项为高步分量，不能通过低通滤波器则ud(t)= 1/2 K UomUim sin(ωi -ω o )t令(ωi -ω o )t=θe(t) kd=1/2 K UomUim为鉴相灵敏度。

则ud(t) = kd sinθe(t)鉴相特性如下图：θe(t)由于模拟乘法器构成的鉴相器的ud与θe的关系是正弦型的，所以这种鉴相器又称为正弦型鉴相器。

在实际工作中，θe很小，当θe＜300时sinθe=θe则ud(t) = kd θe(t)鉴相器输出电压ud 与两输入信号之间的相位差θe 有关，且当θe 约在-300到300范围内，ud 和θe 的关系才近似为线性的，2．环路滤波器（LF ）环路滤波器是一个低通滤波器，它对环路的正常工作有重大影响，因此它也是锁相环路中的一个基本环节。

图9.1.3所示为一简单RC 低通滤波器。

环路滤波器的作用是把鉴相器输出电压中的高频分量及干扰杂波抑制掉，而让鉴相器输出电压中的低频分量或直流分量通过。

图9.1.4所示电路为较常用的滤波器，一般R2<< R1，其作用是减少高频信号的衰减，从而提高锁相环路的捕捉和跟踪（频率）范围，但抗高频干扰的性能下降。

此类滤波器也称为比例积分滤波器。

CR2（a ）（b ）比例积分滤波器（a）无源比例积分滤波器（b）有源比例积分滤波器3．压控振荡器（VCO）压控振荡器是瞬时角频率受控制电压控制的一种振荡器，实际上是一种电压-频率变换器。

压控振荡器的电路形式很多，图所示电路为用变容二极管D1的电容Cj来调节振荡器的频率的电路，这是一种简单的压控振荡器。

Uc2V压控振荡器的仿真压控振荡器振荡频率的变化量∆fv与控制电压∆uC有关，且从总体上看，∆fv与∆uC的关系近似为线性的。

以上说明的是环路滤波器的输出电压是怎样改变压控振荡器角频率（ωv=2πfv）的。

在锁相环路中，改变的振荡角频率还要送回到鉴相器中去比较。

对鉴相器来说，直接起作用的是瞬时相位，而不是电压或频率。

但是，瞬时角频率的变化必然引起瞬时相位的变化，它们之间的关系是⎰⎰+==dt t u K t dt t t )()()()(c 00v ωωθ故压控振荡器的输出电压uv(t)以ω0(t) 为参考的瞬时相位为 ⎰=dt t u K t )()(c 0v θ9.1.2 锁相环路的基本特性1．捕捉与锁定特性环路捕捉过程：由于自身的调节作用，锁相环路由起始的失锁进入锁定的过程。

捕捉带:环路能够由失锁进入锁定所允许的最大固有频差，称为环路的捕捉带，用∆fP 表示。

讨论：当环路未加输入信号，VCO 振荡频率为固有振荡频率ωr环路加输入信号的频率为ωiΔω=ωi -ω r有三种情况（1）当Δω较小，即ωi 与ω r 接近，Δω在LF 通频带范围之内 ----uc(t)控制VCO 的ω O使ωO ≈ωi 并且保持一小剩余相差（2）当Δω很大，Δω在LF 通频带范围外，衰减很大，不能通过LF ，VCO 没有控制电压，则VCO 输出仍为ω r ，ω r ≠ ωi 环路不能锁定。

（3）当Δω较大，但仍小于捕捉带，ud受到较大衰减，仍有输出，使VCO的ωO变化，接近ωi经过一定时间后锁定（反馈和控制），捕捉时间较长。

可以看出，当∆ω＞∆ωP时，环路将不能锁定。

捕捉带与环路滤波器及VCO的控制范围有关。

捕捉带∆ωP的测定：使fi很小时，环路失锁，增加信号发生器的频率，使环路锁定，这时信号发生器的频率为fimin,继续增加信号发生器的频率，使环路失锁，再减小信号发生器的频率，使环路锁定，这时信号发生器的频率为fimax,则∆fP=fimax-fimin。

2．自动跟踪过程当锁相环路处于锁定状态时，ωv =ωi。

此时，若ωi在一定的范围内变化，ωv便跟随变化，并始终基本保持ωv =ωi，这一过程称为跟踪。

同步带：环路能维持自动跟踪特性的最大固有频差称为同步带。

用∆fH表示。

当∆f0＞∆fH时，环路将不能跟踪。

一般有∆fH＞∆fP。

由于锁相环路具有自动跟踪特性，所以它相当于一高频窄带滤波器，不但能滤除噪声和干扰，而且能跟踪输入信号的载频变化，可以从有噪声背景的输入已调波信号中提取出纯净的载波。

9.2 数字式锁相环路CD4046简介模拟锁相环路适合于工作频率较高、频率变化范围较小的情况，因为若工作频率太低，则滤波器不能有效分离差频与和频信号、以及高次谐波信号；同时由于正弦型鉴相器的线性动态范围较小，若频率变化范围较大，则鉴相器不能产生有效的跟踪信号，从而无法实现锁相环路的锁定。

锁相环路中若鉴相器采用数字式鉴相器，则称为数字式锁相环路。

数字式锁相环路的工作频率范围宽，若其VCO采用RC型振荡器，则工作频率最低可达几HZ以下。

常用的数字式锁相环路有CD4046、MC145152、MC145156等。

下面对CD4046作一个简单介绍。

CD4046是通用的CMOS锁相环集成电路，属于低频锁相环路。

其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：图9.2.1所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。

芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。

5脚为VCO禁止端，高电平时VCO停振。

CD4046的1脚为锁定指示，高电平表示环路锁定。

2脚鉴相器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的地和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚鉴相器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图9.2.1 CD4046的内部组成框图是CD4046内部电原理框图，主要由鉴相器Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

鉴相器Ⅰ采用数字逻辑异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

由于CMOS门输出电平在0～VDD之间变化。

所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。