VHDL编写的数字钟
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FPGA课程设计实验报告
题目:VHDL编写的数字钟设计
学院:电子信息学院
专业:电子与通讯工程
姓名:朱振军
基于FPGA的VHDL数字钟设计
一、功能介绍
1.在七段数码管上具有时--分--秒的依次显示。
2.时、分、秒的个位记满十向高位进一,分、秒的十位记满五向高位进一,小时按24进制计数,分、秒按60进制计数。
3.整点报时,当计数到整点时扬声器发出响声。
4.时间设置:可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清零和暂停的功能。
5.LED灯循环显示:在时钟正常计数下,LED灯被依次循环点亮。
待增加功能:
1.实现手动调节闹铃时间,在制定时间使扬声器发声。
2.实现微妙的快速计数功能,可实现暂停、保存当前时间、继续计数的功能。
二、设计方案
本文数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块,各模块由vhdl语言编程实现:顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。
设计框图如下:
图一数字钟系统设计框图
由图1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟50MHZ经过分频后产生1秒的时钟信号,1秒的时钟信号作为秒计数模块的输入信号,秒计数模块产生的进位信号作为分计数模块的输入信号,分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间,而按键的动作过程中存在产生得脉冲的不稳定问题,所以就牵扯到按键去抖动的问题,对此系统中设置了按键去抖动模块,按键去抖动模块产生稳定的脉冲信号送入按键控制模块,按键控制模块根据按键的动作对秒、分、时进行调节。
图二数字钟的顶层设计原理图
三、设计过程
由数字钟的顶层设计原理图可知:系统的外部输入即为系统的时钟信号CLK =50MHZ,系统的外部输出有蜂鸣器信号buzzer,LED显示信号LED[3..1]和shan(与按键去抖动模块的o3相连),数码管显示信号xianshi[7..0],数码管位选信号xuanze[7..0]。
下面将对内部功能模块进行详细说明;
1.分频模块pinlv
对系统的时钟50MHZ进行分频,设置不同长度的计数值,当系统时钟clk有变化时计数器开始计数,当计数到某个值时输出一个信号,计数值不同输出信号的周期也就不同,从而实现了对系统时钟进行不同的分频,产生不同频率的信号。
由VHDL语言生成的模块图和程序说明如下:
图三分频模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity pinlv is
port( clk:in std_logic;--系统时钟输入端口
clk2ms:out std_logic;
clk500ms:out std_logic;
clk1s:out std_logic);--各频率信号的输出端口
end;
architecture beh of pinlv is
begin
p1:process(clk) –进程p1
variable count1:integer range 0 to 49999999; begin
if(clk'event and clk='1')then count1:=count1+1;--在clk 的上升沿计数
if count1<=24999999 then clk1s<='0';
elsif count1<=49999999 then clk1s<='1'; else count1:=0;
--产生周期为1s的时钟信号
end if;
end if;
end process p1;--结束进程p1
p2:process(clk)—进程p2
variable count2:integer range 0 to 99999; begin
if(clk'event and clk='1')then count2:=count2+1;--在clk上升沿计数
if count2<=49999 then clk2ms<='0';
elsif count2<=99999 then clk2ms<='1';
--产生周期为2ms的扫描信号
end if;
end if;
end process p2;--结束进程p2
p3:process(clk)—进程p3
variable count3:integer range 0 to 24999999;
begin
if(clk'event and clk='1')then count3:=count3+1;在clk上升沿计数
if count3<=12499999 then
clk500ms<='0';
elsif count3<=24999999 then clk500ms<='1';
else count3:=0;
产生周期为500ms的时钟信号end if;
end if;
end process p3; end beh;
2.按键去抖动模块qudou
本设计用到FPGA开发板上的四个按键,由于按键有反应时间、抖动的问题,可能当按键被按一次时而系统感应到几次,造成误差。所以应该进行按键消抖的处理,让每按一次键系统只感应到一次按键。可以采用软件延时,触发反相器等方式进行消除抖动,本设计中采用软件延时的方式。
由VHDL语言生成的模块图和程序说明如下:
图四按键去抖动模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity qudou is
port(clk,k1,k2,k3,k4:in std_logic;
o1,o2,o3,o4:out
std_logic);--设置按键输入信号输出端口end;
architecture beh of qudou is
begin
process(clk,k1,k2,k3,k4)
variable cant1:integer;
variable cant2:integer;
variable cant3:integer;
variable cant4:integer;
begin
if clk'event and clk='1' then
if k1='1' then cant1:=0;
end if;--设置计数初值
if k2='1' then cant2:=0;
end if; --设置计数初值
if k3='1' then cant3:=0;
end if;
if k4='1' then cant4:=0;
end if; --设置计数初值
if cant1>2499999 then o1<='0';
else o1<='1';--延时0.5s
end if;
if cant2>2499999 then o2<='0';
else o2<='1'; --延时0.5s
end if;
if cant3>2499999 then o3<='0'; else o3<='1'; --延时0.5s
end if;
if cant4>2499999 then o4<='0'; else o4<='1'; --延时0.5s
end if;
cant1:=cant1+1; --加一计数
cant2:=cant2+1; --加一计数
cant3:=cant3+1; --加一计数
cant4:=cant4+1; --加一计数
end if;
end process;
end beh;
--设置计数初值