3-8线译码器实验内容
3-8译码器实验报告
3-8译码器实验报告
班级:121 姓名:连森学号:02
1.实验目标与实验要求:
1.理解译码器的概念和意义
2.理解译码器在计算机电路里的作用。
2.实验器材:
Altair 80C31Small 教学实验平台杜邦线
3.实验原理(电路图):
74HC138 是集成3-8 线译码器,能将3 位二进制码转换为8 位输出信号,这8 位输出信号相对于输入的3 位二进制码的8 种编码,始终只有一位输出有效(低电平),其余7 位皆无效(高电平)
4.实验步骤
首先用杜邦线将A3实验区与逻辑开关K1~K6相连的JP1-1~JP1-6,连接到A7实验区与74HC138相连的JP9单号插针;接着在74HC138的输出端连接绿色LED显示器;然后用跳线连接JP39-1与JP39-2,即可接通电源。
5.实验结果(现象):
当K4、K5、K6 打到0、0、1时,译码器74HC138 的逻辑功能有效,相应引脚输出低电平,对应LED 熄灭。
否则,74HC138 始终输出高电平(无效电平),LED 全亮。
3 8译码器实验报告
3 8译码器实验报告3 8译码器实验报告引言:在数字电路中,译码器是一种常见的逻辑电路,用于将输入的二进制编码转换为对应的输出信号。
本实验旨在通过搭建一个3 8译码器电路,并对其进行测试和分析,以加深对译码器工作原理的理解。
实验目的:1. 理解3 8译码器的基本原理和工作方式;2. 掌握搭建3 8译码器电路的方法;3. 进行实验测试并分析结果。
实验器材:1. 3 8译码器芯片;2. 逻辑门芯片(与门、非门等);3. 连线板、导线等。
实验步骤:1. 将3 8译码器芯片和逻辑门芯片连接到连线板上;2. 根据芯片引脚的连接要求,使用导线将各个芯片的输入和输出连接起来;3. 将输入信号接入3 8译码器芯片的输入端;4. 将输出信号接入逻辑门芯片的输入端;5. 将逻辑门芯片的输出信号连接到LED灯或其他输出设备上;6. 调整输入信号,观察输出信号的变化。
实验结果:通过实验,我们得到了以下结果:1. 当输入信号为000时,输出信号为00000001;2. 当输入信号为001时,输出信号为00000010;3. 当输入信号为010时,输出信号为00000100;4. 当输入信号为011时,输出信号为00001000;5. 当输入信号为100时,输出信号为00010000;6. 当输入信号为101时,输出信号为00100000;7. 当输入信号为110时,输出信号为01000000;8. 当输入信号为111时,输出信号为10000000。
结果分析:根据实验结果,我们可以看到,3 8译码器将输入的三位二进制编码转换为对应的八位输出信号。
每个输出信号代表一个特定的输入编码。
通过观察输出信号的变化,我们可以清晰地看到译码器的工作原理:根据输入编码的不同,译码器会激活对应的输出线路,将其输出为高电平信号,而其他输出线路则为低电平信号。
实验总结:通过本次实验,我们深入了解了3 8译码器的工作原理和应用场景。
译码器在数字电路中扮演着重要的角色,能够将复杂的二进制编码转换为易于理解和使用的信号输出。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1.数字电子技术实验台1台2.数字万用表1块3.导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”,变成相应的状态,使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途,不仅用于代码的转换、终端的数字显示,还用于数据分配,存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1.变量译码器(又称二进制译码器)用以表示输入变量的状态,如2线-4线、3线-8线和4线-16线译码器。
若有n个输入变量,则有2n个不同的组合状态,就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线-8线译码器74LS138为例进行分析,下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端,0Y~7Y为译码输出端,S1、2S、3S为使能端。
下表为74LS138功能表,当S1=1,2S+3S=0时,器件使能,地址码所指定的输出端有信号(为0)输出,其它所有输出端均无信号(全为1)输出。
当S1=0,2S+3S=X时,或 S1=X,2S+3S=1时,译码器被禁止,所有输出同时为1。
3-8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用;2、了解使用ModelSim进行组合数字电路设计的一般步骤;3、掌握组合逻辑电路的设计方法;4、掌握组合逻辑电路3线-8线译码器的原理;5、掌握门级建模的方法;二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此,译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应得高、低电平信号。
例如,典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态,译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器,它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时,可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出,由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出,所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时,s G 输出为高电平,译码器处于工作状态。
否则,译码器被禁止,所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端,利用片选的作用可以将多片连接起来以扩展译码器的功能;三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法;2、74HC138的逻辑功能;3、门级建模的一般方法和基本语句;4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial);四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3);注意:必须首先关闭IMPORTANT Information 对话框才能开始其它操作;图1-31-2 [File]/[New]/[Project…]新建一个project,会弹出Create Project对话框(如图1-4);图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称;⏹指定项目所在路径;如果所指定的目录不存在,会弹出对话框提示是否建立这个目录;一般选择是;⏹缺省的工作库名;注意:1、路径一般不应包含汉字;2、逻辑应在ModelSim的安装目录下指定;3、缺省的工作库的名称一般不需要改动;2、载入HDL元文件2-1设定好1-2步骤的每项内容后,点击OK,弹出Add items to the Projects对话框;如图1-5所示。
EDA实验一3-8译码器的设计
图 2-3 New Project Wizard 窗口 2. 点击 next,在出现的对话框中输入如下项目信息:
a. 项目路径,如:D:\EDA experiment\decoder38; b.项目名称,如:decoder38。如图 2-4 所示:
图 2-4 项目路径和项目名称对话框 3. 点击 2 次 next 后,出现如图 2-5 所示的对话框:
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY decoder38_tb IS END decoder38_tb; ARCHITECTURE Behavior OF decoder38_tb IS 验中发现的问题: 1、程序代码输入后,但是编译有错误,经检查后发现在该语句 Y: OUT
STD_LOGIC_VECTOR(7 DOWNTO 0))中最后有两个括号,但是因为马虎, 少输入一个括号导致编译错误; 2、修改上面的错误后编译,仍然出现错误,多次检查后未发现错误, 询问老师后得知需要改一个文本文件中的代码,修改完毕编译,错误 得以解决,程序正常运行; 3、没有采用实验报告册的测试程序,而是经老师帮助直接运用了工 具栏中的仿真软件进行仿真的,但是仿真过程不大熟悉,先是没有找
a.Device family 中选择 Cyclone IV E; b.Available devices 中选择 EP4CE115F29C7.
图 2-5 器件选择窗口 4. 点击 next 后,出现 EDA 工具设置对话框。在 Simulation 一行中,Tool Name 选择
ModelSim-Altera,Fomat(s)选择 VHDL,如图 2-6 所示。
图 2-19 三八译码器仿真结果
20. 分配管脚:在 Quartus II 界面下,点击 Processing->Start->Start Analysis & Elaboration, 在弹出的对话框中点击 ok。 21. 点击 Assignments->Pin Planner,打开 Pin Planner 对话框,如图 2-20 所示。
实验六 3线8线译码器及其应用
实验六 3线8线译码器及其应用一、实验目的1、掌握中规模集成电路译码器的工作原理及逻辑功2、学习译码器的灵活应用。
二、实验设备及器件1、实验箱(台) 1套2、数字万用表 1块3、74LS138 3-8线译码器 2片4、74LS20 二四输入与非门 1片三、实验内容与步骤74LS138管脚图见附录。
当控制输入端S1=1,时,译码器工作,否则译码器禁止,所有输出端均为高电平。
1、译码器逻辑功能测试(1)按图13-1接线。
根据表13-1,利用开关设置S1、、、及A2、A1、A0的状态,借助指示灯或万用表观测~的状态,记入表13-1中。
2、用两片74LS138组成4-16线译码器按图13-2接线,利用开关改变输入D0-D3的状态,借助指示灯或万用表监测输出端,记入表13-2中,写出各输出端的逻辑函数。
图13-2表13-2 输入输出D 3D2D1D0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 13、利用译码器组成全加器线路用74LS138和74LS20按图13-3接线,74LS20芯片14脚接 +5v,7脚接地。
利用开关改变输入A i、B i、C i-1的状态,借助指示灯或万用表观测输出S i、C i的状态,记入表13-3中,写出输出端的逻辑表达式。
图13-3表13-3 输入输出S 1AiBiCi-1SiCi0ΦΦΦ10001001101010111100110111101111四、实验要求:1、整理各步实验结果,列出相应实测真值表。
2、总结译码器的逻辑功能及灵活应用情况。
3、交出完整的实验报告。
译码器及其应用实验报告
一、实验目的1. 理解译码器的基本原理和功能。
2. 掌握中规模集成译码器(如74HC138)的逻辑功能和使用方法。
3. 熟悉译码器在数字系统中的应用,如地址译码、信号控制等。
4. 提高动手能力和实验操作技能。
二、实验器材1. 数字逻辑电路实验板2. 74HC138 3-8线译码器3. 数码管显示器4. 连接线5. 电源6. 计算器三、实验原理译码器是一种将输入的二进制代码转换成特定输出的逻辑电路。
它广泛应用于数字系统中,如地址译码、信号控制、编码器/译码器等。
本实验以74HC138 3-8线译码器为例,介绍译码器的基本原理和应用。
74HC138是一种常见的3-8线译码器,它具有3个地址输入端(A2、A1、A0)和8个输出端(Y0-Y7)。
当输入端A2、A1、A0的编码为000、001、010、011、100、101、110、111时,相应的输出端Y0-Y7输出低电平,其他输出端输出高电平。
四、实验内容1. 译码器功能测试(1)按照实验指导书连接电路,将74HC138的输入端A2、A1、A0连接到数字逻辑电路实验板的地址输入端。
(2)将译码器的输出端Y0-Y7连接到数码管显示器的输入端。
(3)根据74HC138的功能表,输入不同的地址码,观察数码管显示器的输出结果。
2. 地址译码电路设计(1)设计一个简单的地址译码电路,将输入端A0、A1、A2作为地址输入,输出端Y0-Y7作为片选信号。
(2)根据地址译码电路的设计,编写程序,实现数据的输入输出。
五、实验步骤1. 译码器功能测试(1)连接电路:将74HC138的输入端A2、A1、A0连接到数字逻辑电路实验板的地址输入端,将输出端Y0-Y7连接到数码管显示器的输入端。
(2)设置地址码:使用计算器设置地址码(A2、A1、A0),例如000、001、010、011、100、101、110、111。
(3)观察输出结果:观察数码管显示器的输出结果,确认是否与74HC138的功能表一致。
实验三 3—8译码器
Q0
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1.实验现象与结果
(1)利用multisim仿真验证3/8译码器
(2)借助指示灯或万用表观测Q0-Q7的状态,记入表5-1中。
图5-2
2、 用两片74LS138组成4-16线译码器
按图5-3接线,利用开关改变输入D0-D3的状态。
图5-3
3.实验设备及材料
1.SAC-DS4数字逻辑电路实验箱1个
2.万用表 1块
3.74LS138 3-8线译码器2片
4.74LS40 双四输入与非门1片
4.实验方法步骤及注意事项
1)根据表5-1,利用开关设置S1、S2、S3、及A2、A1、A0的状态,借助指示灯或万用表观测Q0-Q7的状态,记入表5-1中。
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3线8线译码器七段译码器实验报告
实验报告数据选择器设计12传感网金涛1228403019一.实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二.实验原理译码器是数字系统中常用的组合逻辑电路。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。
译码是编码的反操作。
常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。
三.实验内容1.设计一个3线—8线译码器。
程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 ISPORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder3_8;ARCHITECTURE rtl of decoder3_8 isSIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININdata <=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2b='0' AND g2a='0')THENCASE INDA TA ISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111001";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHEN OTHERS=> NULL;END CASE;ELSEY<="11111111";END IF;END PROCESS;END rtl;仿真波形仿真波形分析g1g2ag2b为控制输入端,a2a1a0为数据输入端,y0y1y2y3y4y5y6y7为数据输出端。
实验一 3—8译码器
实验一:组合逻辑3-8译码器的设计说明:本书将以实验一为例详细介绍altera公司max+plusII 10.0版本软件的基本应用,其它实验将不再赘述。
读者在通过本实验后将对max+plusII软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。
此处仅仅介绍了max+plusII软件的最基本、最常用的一些基本功能,相信读者在熟练使用本软件以后,你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
一、实验目的:1、通过一个简单的3-8译码器的设计,让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验步骤:MaxplusII软件的基本操作与应用(一)设计输入:1、软件的启动:进入Altera软件包,打开MAX+plus II 10.0软件,如图1-1所示。
图:1-12、启动File \ New菜单,弹出设计输入选择窗口,如下图1-2所示。
或点击下图1-3主菜单中的空白图标,进入新建文件状态。
图:1-2图:1-33、选择Graphic Editor File,单击ok按钮,打开原理图编辑器,进入原理图设计输入电路编辑状态,如下图1-4所示:图:1-44、设计的输入1)放置一个器件在原理图上a.在原理图的空白处双击鼠标左键,出现窗口如图2-2;也可单击鼠标右键,出现窗口如图2-1,选择“Enter symbol..”,出现窗口如图2-2,进入器件选择输入窗口。
图2-1图:2-2b.在“symbol name”提示处(光标处)输入元件名称或用鼠标双击库文件(在提示窗”Symbol Libraries”里的各个文件),在提示窗“Symbol Files”中双击元件或选中元件按下OK即可将该器件放置到原理图中。
c.如果安放相同元件,只要按住Ctrl键,同时用鼠标拖动该元件复制即可。
d.一个完整的电路包括:输入端口INPUT、电路元器件集合、输出端口OUTPUT。
实验一3-8译码器
3-8译码器的仿真
一:实验名称:3-8译码器仿真
二:实验要求:熟悉对max+plusⅡ10.0的使用,并且能简单的使用进行3-8译码器的仿真和论证。
三:实验步骤:
1:使用max+plusⅡ10.0软件,设计3-8译码器的实验原理图如下所示:
图1 实验原理图
2:波形的仿真与分析
启动max+plusⅡ10.0\Waveform editor菜单,进入波形编辑窗口,选择欲仿真的所有I\O管脚。
如下图所示:
图2 波形编辑
为输入端口添加激励波形,使用时钟信号。
选择初始电平为“0”,时
钟周期倍数为“1”。
添加完后,波形图如下所示:
图3 添加激励后的波形
打开max+plusⅡ10.0\Simulator菜单,确定仿真时间,单击Start开始仿真,如下图所示:
图4 仿真过程
图5 仿真结果
四:实验结论:使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。
VHDL实验报告3-8译码器
3-8译码器实验报告实验题目:EDA软件QuartusII 5.1的使用。
一、实验目的与要求:1、通过3:8译码器的设计,熟悉ALTERA公司EDA设计工具软件QuartusII 5.0。
2、熟悉原理图输入及仿真步骤。
3、掌握组合逻辑电路的静态测试方法。
4、初步了解可编程器件设计的全过程。
5、理解硬件描述语言和具体电路的映射关系。
二、实验步骤与内容:1、创建工程。
2、新建文件夹。
3、画出正确的原理图,保存,编译。
4、波形仿真,分配引脚,编译。
5、下载到试验箱,进行功能验证。
(原理图及仿真的波形界面在备注)三、实验源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SANBA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);G1,G2A,G2B:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ;ARCHITECTURE XIANI OF SANBA ISBEGINPROCESS(D,G1,G2A,G2B)BEGINIF (G1='0')THEN Y<="11111111";ELSIF(G1='1' AND G2A='0' AND G2B='0')THENIF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111";ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111";ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111";ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111";ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111";ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011";ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101";ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";ELSE Y<="ZZZZZZZZ";END IF;ELSE Y<="ZZZZZZZZ";END IF;END PROCESS;END;四、实验仿真波形截图实验原理图:仿真波形图:。
eda3-8译码器实验报告
eda3-8译码器实验报告EDA实验报告三(3-8译码器的设计)实验三:3-8译码器的设计一、实验目的1、学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例,学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握3-8译码器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机,操作系统为Windows7/XP,本课程所用系统均为WindowsXP(下同),Quartus II 7.2设计平台。
三、实验步骤1、创建工程,在File菜单中选择New Project Wizard,弹出对话框如下图所示在这个窗口中第一行为工程保存路径,第二行为工程名,第三行为顶层文件实体名,和工程名一样。
2、新建设计文本文件,在file中选择new,出现如下对话框:选择VHDL File 点击OK。
3、文本输入,在文本中输入如下程序代码:library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0); beginCOMB:=C&B&A;case COMB iswhen 000=Y=11111110;when 001=Y=11111101;when 010=Y=11111011;when 011=Y=11110111;when 100=Y=11101111;when 101=Y=11011111;when 110=Y=10111111;when 111=Y=01111111;when others=Y=XXXXXXXX;end case;end process;end rtl;然后保存到工程中,结果如下图所示:4、编译,如果有多个文件要把这个文件设为当前顶层实体,这样软件编译时就只编译这个文件。
学号姓名38译码器实验报告
学号-姓名-3-8译码器实验报告电子科技大学实验报告学生姓名:学号:指导教师:黄敏实验地点:主楼C2-514实验时间:(1班)一、实验室名称:虚拟仪器实验室二、实验项目名称:3-8 译码器实验三、实验学时:4学时四、实验原理开发板上共四个按键:SW3~SW6,其中SW3 为总开关;SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号,低电平有效input[3:0] switch, //4个拨码开关接口,ON -- 低电平;OFF -- 高电平。
SW3 为总开关;SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注:X 表示ON 或OFF,即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程,掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件(Quartus II 13.1)进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计,并进行仿真,然后生成配置文件下载到开发板上进行验证。
七、实验器材(设备、元器件)1. 计算机(安装Quartus II 13.1& ModelSim13.1软件平台);2. Cyclone IV FPGA开发板一套(带Altera USB-Blaster下载器)。
八、实验步骤(1)新建工程,设置器件属性:在Quartus II 13.1平台中,新建一个工程(注意命名规范),在“Family”中选择“Cyclone IV E”系列,“Available device”中选择具体型号“EP4CE6E22C8”,设置好器件属性。
3-8译码器课程设计报告
EDA技术实验报告—3-8译码器的设计一.实验目的1.通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解QUARTUSⅡ软件的基本操作和应用。
4.初步了解可编程逻辑器件的设计全过程。
二.实验原理3-8译码器的三输入,八输出。
输入信号N用二进制表示,对应的输出信号N输出高电平时表示有信号产生,而其它则为低电平表示无信号产生。
其真值表如下图所示:当使能端指示输入信号无效或不用对当前的信号进行译码时,输出端全为高电平,表示任何信号无效。
三.实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出(D0-D7)。
通过与实验箱的FPGA接口相连,来验证真值表中的内容。
表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时,LED会发亮)四.实验歩骤1.建立工程文件2.建立图形设计软件(1)将要选择的器件符号放置在图形编辑器的工作区域,用正交节点工具将原件安装起来,然后定义端口的名称。
结果如下图:3.编译前设置(1)选择目标芯片(2)选择目标芯片的引脚状态4.对设计文件进行编译五.管脚的分配根据表1-2和1-3的数据进行管脚的设置1六.对文件进行仿真按下Report按钮观察仿真结果,如下:6.从设计文件到目标器件的加载七.实验现象以及结果文件加载到目标器件后,拨动拨动开关,LED灯会按照真值表对应的灯点亮。
八.实验心得通过本次实验,加深了自己对EDA技术的理解并提高了操作能力。
但是,在实验中仍然遇到了很多困难,还需提高。
译码器及应用实验报告
一、实验目的1. 理解译码器的原理及工作方式;2. 掌握译码器在数字电路中的应用;3. 提高动手能力和实验操作技能。
二、实验器材1. 译码器模块;2. 数码管显示器;3. 电源;4. 电阻;5. 连接线;6. 实验平台。
三、实验原理译码器是一种将二进制、十进制或其他进制编码转换成特定信号输出的数字电路。
本实验所采用的译码器为3-8线译码器,具有3个输入端和8个输出端。
当输入端输入不同的编码时,对应的输出端会输出高电平信号,其余输出端为低电平信号。
译码器的工作原理如下:1. 当输入端输入的编码为000时,输出端Y0输出高电平,其余输出端为低电平;2. 当输入端输入的编码为001时,输出端Y1输出高电平,其余输出端为低电平;3. 以此类推,当输入端输入的编码为111时,输出端Y7输出高电平,其余输出端为低电平。
四、实验内容1. 熟悉译码器模块的引脚排列及功能;2. 将译码器模块与数码管显示器连接,搭建实验电路;3. 通过改变译码器输入端的编码,观察数码管显示器的显示结果;4. 分析实验结果,验证译码器的工作原理。
五、实验步骤1. 将译码器模块的引脚与实验平台连接;2. 将数码管显示器的引脚与译码器模块的输出端连接;3. 将电源连接至译码器模块和数码管显示器;4. 打开电源,观察数码管显示器的显示结果;5. 改变译码器输入端的编码,观察数码管显示器的显示结果;6. 记录实验数据,分析实验结果。
六、实验结果与分析1. 当译码器输入端输入编码000时,数码管显示器显示0;2. 当译码器输入端输入编码001时,数码管显示器显示1;3. 当译码器输入端输入编码010时,数码管显示器显示2;4. 当译码器输入端输入编码011时,数码管显示器显示3;5. 当译码器输入端输入编码100时,数码管显示器显示4;6. 当译码器输入端输入编码101时,数码管显示器显示5;7. 当译码器输入端输入编码110时,数码管显示器显示6;8. 当译码器输入端输入编码111时,数码管显示器显示7。
3-8译码器及其应用
上海 XXX 学院《硬件系统设计》上机实验报告(六)姓名:学号:班级:成绩:实验名称:译码器及其应用实验地点:实验设备:(计算机型号)(生产商)设备号:使用软件: Multis im 10.0 实验时间:年月日星期,时分至时分一、实验原理:(简述----用自己的理解)所谓译码器就是通过不同逻辑电路,根据“与”“或”“非”等门的不同组合输入得出不同的输出,从而实现译码,也就是说3个输入就可以得到2的三次方即8个输出,也就是3跟输入地址线能译码出8个地址,本次实验便是基于这一原理进行的二、实验内容(步骤):选择一个74LS138D芯片选择一个四输入与非门N A ND4选择一个探测器作为显示器件端G1 接电源VCC,G2A、G2B 接地,如下图:双击进行Wo rd Genver tor(字信号发生器)的参数设置如下:运行仿真开关,可以观察运算结果。
探测器发光表示数据为“1”,不发光表示数据为“0”。
其中,X1、X2 表示加数、被加数;X3表示低位向本位产生的进位;X4表示相加的和;X5表示本位向高位产生的进位。
观察结果:以灯亮为1,灯灭为0,做真值表如下:实验结果分析:首先,重新设置bu ffersize,设为0008,这样才能出现X1X2X3为111的情形实验是通过一个38译码器,通过译码电路来实现两个二进制一位数的加法,但是实验存在一个错误,及X1X2X3为100时,X4不为1,即真值表中红字部分检验其余情形,均正确。
对错误情况进行分析,得出结论如下:老师给出的实验电路图存在错误,38译码器Y0输出端不应连接与非门,让Y0端置空,不连接任何引脚,得出修改后电路图如下:检验后实验结果均正确。
根据实验得出的实验基本原理:从得出的真值表,我们能很容易的看出用3-8译码器实现二进制一位加法的原理,首先3-8译码器真值表如下:当选中Y0至Y7中某端口时,则该端口置0,其余均为1。
3-8译码器VHDL设计实验 实验报告
3-8译码器VHDL设计实验实验报告本实验以3-8译码器的设计为主要内容,通过编码器和译码器的学习,深入了解数字电路中常用的译码器,并掌握VHDL语言的应用技巧。
主要技术路线为:定义输入和输出端口->生成选择结构->设计三个MUX组合成8:1 MUX->仿真波形验证。
本实验虽然简单,但对数码管、数码显示器等电路的实现有很大的帮助作用。
一、实验目的1.了解译码器的作用及其应用2.掌握VHDL语言的的原理二、实验器材1.电脑2.EDA软件三、实验原理及过程1.定义输入和输出端口在VHDL设计中,首先要定义输入和输出端口。
根据输入和输出端口的设计,并将其定义到ENTITY中。
2.生成选择结构基于译码器的设计特点,输入是一个二进制数,输出是一个信号。
故可以采用CASE结构生成选择结构。
同时,由于译码器需要将一个二进制数译到一个信号,还需要一个PROCESS处理,将选择的结果赋值到输出信号上。
3.设计三个MUX组合成8:1 MUX通常情况下,8:1 MUX可以用一个MUX8191,但本实验旨在学习三个MUX组合成一个8:1 MUX的方法。
设计时要考虑如下事项:1)MUX中DP、EN、INV等控制信号的设置,由于多个控制信号互相独立,因此采用分别激活的方式;2)由于MUX的输出是显式定义的信号,不能使用临时变量。
因此,采用以下方法生成MUX输出处理:SIGNAL MUX_out : STD_LOGIC := '0';4.仿真波形验证经过以上步骤的设计,就可以进行仿真波形的验证。
经实验验证,设计正确。
其输出信号可以由输入端口激励生成。
四、实验内容1.阅读数据手册及规范表,画出流程图。
2.代码如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder_3X8 ISPORT (--Define Input & Output SIGNALB : IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder_3X8;ARCHITECTURE structural OF decoder_3X8 ISCOMPONENT mux4x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;D2 : IN STD_LOGIC;D3 : IN STD_LOGIC;S : IN STD_LOGIC_VECTOR(1 DOWNTO 0);Y : OUT STD_LOGIC);END COMPONENT;COMPONENT mux2x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;S : IN STD_LOGIC;Y : OUT STD_LOGIC);END COMPONENT;SIGNAL out1, out2, out3, out4, out5, out6, out7, out8 : STD_LOGIC;BEGINM1: mux2x1 PORT MAP (X => B(0), Y => out1, S => B(1));M2: mux4x1 PORT MAP (X0 => B(2), X1 => out1, X2 => ‘0’, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out2);M3: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => out1, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out3);M4: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => ‘0’, X3 => out1, S => B(1 DOWNTO 0), Y => out4);M5: mux2x1 PORT MAP (X => out2, Y => out5, S => B(2));M6: mux2x1 PORT MAP (X => out3, Y => out6, S => B(2));M7: mux2x1 PORT MAP (X => out4, Y => out7, S => B(2));M8: mux4x1 PORT MAP (X0 => out5, X1 => out6, X2 => out7, X3 => ‘0′, S => B(1 DOWNTO 0), Y => out8);Y <= out8;END structural;ARCHITECTURE rtl OF mux4x1 ISBEGINY <= D0 WHEN S = ‘00’ ELSED1 WHEN S = ‘01’ ELSED2 WHEN S = ‘10’ ELSED3 WHEN S = ‘11’ ELSE’0’;END ARCHITECTURE rtl;3.仿真波形验证:进入仿真 --> Add ----> Signals ----> 选择需要记录的信号 ----> Run ----> 波形记录。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布,掌握其逻辑功能
三、设计过程:
1.工程编译源:功能编译和实际编译。
2.功能仿真:将功能编译后的结果进行仿真。
3.后仿真过程:将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现:将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时,一定要看电路板,以及电路图,找对各个输入输出接口对应的芯片引脚。
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实验五 3-8线译码器
一、实验目的:1、熟悉常用译码器的功能逻辑。
2、掌握复杂译码器的设计方法。
二、实验原理:1、总体思路以EP2C5中的三个拨位开关,SW3,SW2,SW1为三个输入信号,可以代表8种不同的状态,该译码器对这8种状态译码,并把所译码的结果在七段LED数码管上显示出来。
2、3-8线译码器原理图如下图所示:
三、实验连线:
1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来,万用下载区右下角的电源开关拨到 SOPC下载的一边
2、请将JPLED1短路帽右插,JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤:按照步骤三正确连线,参考实验二步骤,完成项目的建立,文件的命名,文件的编辑,语法检查,引脚分配,编译,下载。
实验参考代码:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY DECODE IS
PORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);
LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END DECODE;
ARCHITECTURE ADO OF DECODE IS
SIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
LEDW<="000";
PROCESS (DATA_IN)
VARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
DIN:=DATA_IN;
LEDOUT<=OUTA;
DATA_OUT<=D_OUT;
CASE DIN IS
when "000" => OUTA<="00111111" ; --"0"
when "001" => outa<="00000110" ; --"1"
when "010" => outa<="01011011"; --"2"
when "011" => outa<="01001111"; --"3"
when "100" => outa<="01100110"; --"4"
when "101" => outa<="01101101"; --"5"
when "110" => outa<="01111101"; --"6"
when "111" => outa<="00000111"; --"7"
WHEN OTHERS => OUTA<="XXXXXXXX";
END CASE;
CASE DIN IS
WHEN "000" => D_OUT<="00000000";
WHEN "001" => D_OUT<="00000001";
WHEN "010" => D_OUT<="00000010";
WHEN "011" => D_OUT<="00000100";
WHEN "100" => D_OUT<="00001000";
WHEN "101" => D_OUT<="00010000";
WHEN "110" => D_OUT<="00100000";
WHEN "111" => D_OUT<="01000000";
WHEN OTHERS=> D_OUT<="XXXXXXXX";
END CASE;
END PROCESS;
END ADO;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY shiyan5 IS
PORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);
LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END shiyan5;
ARCHITECTURE ADO OF shiyan5 IS
SIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
LEDW<="000";
PROCESS (DATA_IN)
VARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
DIN:=DATA_IN;
LEDOUT<=OUTA;
DATA_OUT<=D_OUT;
IF(DIN="000") THEN OUTA<="00111111" ;D_OUT<="00000000"; --"0"
ELSIF(DIN="001") THEN outa<="00000110" ;D_OUT<="00000001"; --"1" ELSIF(DIN="010") THEN outa<="01011011";D_OUT<="00000010"; --"2" ELSIF(DIN="011") THEN outa<="01001111";D_OUT<="00000100"; --"3" ELSIF(DIN="100") THEN outa<="01100110";D_OUT<="00001000"; --"4" ELSIF(DIN="101") THEN outa<="01101101";D_OUT<="00010000"; --"5" ELSIF(DIN="110") THEN outa<="01111101";D_OUT<="00100000"; --"6"
ELSIF(DIN="111") THEN outa<="00000111";D_OUT<="01000000"; --"7"
ELSE OUTA<="XXXXXXXX";D_OUT<="XXXXXXXX";
END IF;
END PROCESS;
END ADO;
五、实验现象:(程序:EP2C5\dencode\dencode.sof)
3-8线译码器的三个输入C、B、A分别对应拨位开关SW3,SW2,SW1,改变SW3,SW2,SW1的位置,以改变C、B、A 的状态,于LED1上观察译码实验结果。
调试ok的EP2C5文件在文件夹decode中,可以直接调用。