CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告学院：******专业：******班级：******姓名：Wang Ke qin指导老师：******学号：******日期：2012-5-30目录一、设计要求..............................................错误!未定义书签。

二、设计思路..............................................错误!未定义书签。

三、电路设计与验证........................................错误!未定义书签。

(一) 1位全加器的电路设计与验证........................错误!未定义书签。

1) 原理图设计......................................错误!未定义书签。

2) 生成符号图......................................错误!未定义书签。

3) 建立测试激励源..................................错误!未定义书签。

4) 测试电路........................................错误!未定义书签。

5) 波形仿真........................................错误!未定义书签。

(二) 4位全加器的电路设计与验证........................错误!未定义书签。

1) 原理图设计......................................错误!未定义书签。

2) 生成符号图......................................错误!未定义书签。

3) 建立测试激励源..................................错误!未定义书签。

4) 测试电路........................................错误!未定义书签。

5) 波形仿真........................................错误!未定义书签。

(三) 8位全加器的电路设计与验证........................错误!未定义书签。

1) 原理图设计......................................错误!未定义书签。

2) 生成符号图......................................错误!未定义书签。

3) 测试激励源......................................错误!未定义书签。

4) 测试电路........................................错误!未定义书签。

5) 波形仿真........................................错误!未定义书签。

6) 电路参数........................................错误!未定义书签。

四、版图设计与验证........................................错误!未定义书签。

(一) 1位全加器的版图设计与验证........................错误!未定义书签。

1) 1位全加器的版图设计............................错误!未定义书签。

2) 1位全加器的DRC规则验证........................错误!未定义书签。

3) 1位全加器的LVS验证............................错误!未定义书签。

4) 错误及解决办法..................................错误!未定义书签。

(二) 4位全加器的版图设计与验证........................错误!未定义书签。

1) 4位全加器的版图设计............................错误!未定义书签。

2) 4位全加器的DRC规则验证........................错误!未定义书签。

3) 4位全加器的LVS验证............................错误!未定义书签。

4) 错误及解决办法..................................错误!未定义书签。

(三) 8位全加器的版图设计与验证........................错误!未定义书签。

1) 8位全加器的版图设计............................错误!未定义书签。

2) 8位全加器的DRC规则验证........................错误!未定义书签。

3) 8位全加器的LVS验证............................错误!未定义书签。

4) 错误及解决办法..................................错误!未定义书签。

五、设计总结..............................................错误!未定义书签。

一、设计要求本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。

二、设计思路基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。

Figure2-11位加法器级联图如图所示，四个1位加法器级联成一个4位加法器的级联图。

这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。

版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。

由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。

为了提高性能，可以采用曼彻斯特进位链或是进位旁路。

由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。

三、电路设计与验证(一)1位全加器的电路设计与验证1)原理图设计Figure3-1 1位全加器的原理图（镜像型）如图所示，为采用镜像型1位全加器的原理图。

其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，Co为当前的进位输出信号，So为和输出信号。

2)生成符号图Figure3-2 1位全加器的符号图如图所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号，Co和So。

3)建立测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-31位全加器的测试激励如图所示，为用verilog编写的1位全加器的测试激励。

初始状态三个输入信号都设为1，之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输入中，全0、全1、两个1、一个1的所有情况。

4)测试电路Figure3-4 1位全加器的测试电路（模拟）Figure3-51位全加器的测试电路（数模混合）如图,、所示，为1位全加器的测试电路，为加模拟信号激励，为加数字信号激励。

从中比较可以看出，当输入信号较多时，才用数目混合测试要比采用模拟激励测试要方便，电路会简单些。

所以在接下来的4位全加器和8位全加器测试电路中，均采用数模混合方式。

5)波形仿真Figure3-6 1位全加器的仿真波形aFigure3-71位全加器的仿真波形b如图,、所示,为1位全加器的仿真波形图。

从图中可以看出，仿真波形结果与真值表相符合，从图中可以看出1位全加器的延时为.(二)4位全加器的电路设计与验证1)原理图设计Figure3-84位加法器的原理图如图所示，为4位加法器的原理图设计。

4位加法器采用4个1位加法器直接串联，前一级的输出直接连到下一级的输入。

左侧为四位输入信号A[3:0]、B[3:0]和进位输入Cin，右侧为四位输出信号D[3:0]和进位输出Co.2)生成符号图Figure3-94位加法器的符号图如图所示，为检查并保存4位全加器原理图后生成的符号图，左侧为输入信号A[3:0]、B[3:0]、Cin，右侧为输出信号，Co和D[3:0]。

3)建立测试激励源为验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-104位全加器的测试激励如图所示，为用verilog编写的4位全加器的测试激励。

初始状态进位输入设为0，a[3:0]设为1001，b[3:0]设为0111；之后分别给每一位加数不同周期的脉冲信号，使得激励信号能够遍历所有的情况。

4)测试电路Figure3-114位全加器的测试电路（数模混合）如图所示，为4为全加器测试电路，采用数目混合形式。

从图中可以看出，采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲，简洁、方便。

5)波形仿真Figure3-124位全加器的仿真波形如图所示，为4为全加器的仿真波形图，从图中可以看出，仿真波形结果与4位全加器真值表相符合。

其中，关键路径上的延时为，延时较大，这与每一级输出都加入一个反相器有很大关系。

(三)8位全加器的电路设计与验证1)原理图设计Figure3-134位加法器的原理图如图所示，为8位加法器的原理图设计。

8位加法器采用2个4位加法器串联，前一级的输出直接连到下一级的输入。

其中A[7:0]、B[7:0]分别为八位输入信号，Cin为进位输入信号，D[7:0]为输出信号，Co为进位输出信号。

2)生成符号图Figure3-148位加法器的符号图如图所示，为检查并保存8位全加器原理图后生成的符号图，左侧为两个八位的输入信号A[7:0]、B[7:0]和进位输入信号Cin，右侧为A[7:0]与B[7:0]的和输出信号D[7:0]和进位输出信号Co。

3)测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-158位全加器的测试激励如图所示，为用verilog编写的8位全加器的测试激励。

初始状态进位输入设为0，a[7:0]设为，b[7:0]设为；之后分别给每一位加数不同周期的脉冲信号，进位输入Cin设置为周期脉冲信号，使得激励信号能够遍历所有的情况。