计算机系统结构总结

1、计算机系统的多级层次结构：物理机：用固件/硬件实现的机器。

虚拟机：由软件实现的机器。

（虚拟机中有些操作可以由硬件或固件实现。

固件：具有软件功能的硬件）本门课程研究软硬件的交界面2、计算机系统结构（Computer Architecture）是指传统机器程序员所看到的计算机属性，即概念性结构与功能特性。

计算机组成（Computer Organization）指的是计算机系统结构的逻辑实现，包含物理机器级中的数据流和控制流的组成以及逻辑设计等。

着眼于物理机器级内各事件的排序方式与控制方式、各部件的功能以及各部件之间的联系。

计算机实现（Computer Implementation）指的是计算机组成的物理实现，包括处理机、主存等部件的物理结构，器件的集成度和速度，模块、插件、底板的划分与连接，信号传输，电源、冷却及整机装配技术等。

着眼于器件技术和微组装技术，其中器件技术在实现技术中起主导作用。

下面举例说明上三个概念的区别：（1）确定指令系统中是否有乘法指令属于计算机系统结构的内容，但乘法指令时用专门的乘法器实现，还是用加法器经多步操作来实现，属于计算机组成。

而乘法器、加法器的物理实现，入器件的选定及所用的微组装技术等，属于计算机实现。

（2）主存容量与编址方式（按位、按字节或按字访问等）的确定属于计算机系统结构。

为了达到给定的性能价格比，主存速度的快慢、逻辑结构是否采用多体交叉等属于计算机组成。

而主存系统的物理实现，如器件的选定、逻辑电路的设计、微组装技术的使用等均属于计算机实现。

3、CPU性能取决于CPU时间。

冯•诺依曼计算机以运算器为中心。

4、仿真和模拟的主要区别在于解释执行所用的语言。

（仿真是用是微程序解释执行，模拟是用机器语言程序解释执行）5、并行性的两层含义：同时性（simultaneity）和并发性（concurrency）（同时性：两个或两个以上的事件在同一时刻发生）（并发性：两个或两个以上的事件在同一时间间隔内发生）6、看课后题：1.7和1.91、CPU中用来存放操作数的存储单元主要有3种：堆栈、累加器、通用寄存器组。

据此，可以把指令系统的结果分为堆栈型结构、累加器型结构以及通用寄存器型结构。

在通用寄存器型结构中，根据操作数的来源不同，又可以进一步分为寄存器—存储器型结构（简称RM结构）、寄存器—寄存器型结构（简称RR结构）以及存储器—存储器型结构（简称MM结构）已淘汰2、书33页的四种寻址方式，看懂3、对指令系统的基本要求是：完整性、规整性、正交性、高效性和兼容性。

4、CISC代表的是复杂指令集计算机，发展趋势：单条指令的功能越来越强大，整体指令条数越来越多；RISC代表的是精简指令集计算机，发展趋势：单条指令功能越来越单一，指令集内部指令越来越少。

5、数据表示（Data Representation）是指计算机硬件能够直接识别、指令系统可以直接调用的数据类型。

它一般是所有数据类型中最常用、相对比较简单、用硬件实现比较容易的几种。

如：定点数（整数）、逻辑数（布尔数）、浮点数（实数）、字符、字符串等，有些机器的数据表示复杂一些，除上面这些外，还设置有十进制、向量、堆栈等数据表示。

数据结构（Data Structure）是指由软件进行处理和实现的各种数据类型。

数据结构研究的是这些数据类型的逻辑结构与物理结构之间的关系，并给出相应的算法。

一般来说，除了数据表示之外的所有数据类型都是数据结构要研究的内容。

（注意数据表示和数据结构之间的区别）第三章1、流水线中的每个子过程及其功能部件称为流水线的级或段（stage），段与段相互连接形成流水线。

流水线的段数称为流水线的深度（Pipeline Depth）。

时间最长的段将成为流水线的瓶颈（Bottleneck of a Pipeline）。

2、非线性流水线（Nonlinear Pipeline）的特点是：有些段需要多次访问。

其概念是：指各段除了有串行的连接外，还有反馈回路的流水线。

存在反馈回路是称为非线性流水线的原因。

3、乱序流水线（out-of-order pipeline）又称为无序流水线、错序流水线、异步流水线。

4、书63页例题，计算吞吐率、加速比和效率（58页到62页的公式）5、书65页，给出一个预约表，写出禁止表和初始冲突向量。

6、知道分成哪几个段，每段的名称，每段是做什么的。

IF段是取指；ID段是译码；EX段是执行；MEM段是存储器访问；WB段是写回。

流水寄存器（IF：取指令周期；ID：指令译码/读寄存器周期；EX：执行/有效地址计算周期；MEM：存储器访问/分支完成周期；WB：写回周期）7、相关的三种类型：数据相关（Data Dependence）、名相关（Name Dependence）、控制相关（Control Dependence）。

8、流水线冲突（Pipeline Hazard）的分类：结构冲突（Structural Hazard）：因硬件资源满足不了指令重叠执行的要求而发生的冲突数据冲突（Data Hazard）：当指令在流水线中重叠执行时，因需要用到前面指令的执行结果而发生的冲突。

控制冲突（Control Hazard）：流水线遇到分支指令和其它会改变PC值的指令所引起的冲突。

第五章1、开发ILP的方法可以分为两大类：主要基于硬件的动态开发方法以及基于软件的静态开发方法。

2、IPC是Instructions Per Cycle的缩写，其含义是每个时钟周期完成的指令条数。

它是CPI的倒数。

3、记分牌动态调度方法维护了三张表：指令状态表、功能部件状态表、结果寄存器状态表。

（分别用于记录指令的执行状态、功能部件状态、寄存器状态以及数据相关关系等。

）4、Tomasulo算法的核心思想是：①记录和检查指令相关，操作数一旦就绪就立即执行，吧发生RAW冲突的可能性减小到最少；②通过寄存器换名来消除W AR冲突和WAW冲突。

该算法重点解决的三种数据冲突是：RAW、W AR以及W AW。

（增加的两个重要部件是：保留站和公共数据总线）第六章1、关键路径（Critical Path）是指根据指令间相关关系构成的数据流图中延迟最长的一条路径。

2、软流水（Software Pipelining）技术的核心思想是从循环不同的迭代中抽取一部分指令（循环控制指令除外）拼成一个新的循环迭代，以便将同一迭代中的相关指令分布到不同的迭代中，或将不同迭代中的相关指令封装到同一迭代中。

第七章1、衡量一个存储体系的三个指标是：访问时间，容量，平均每位价格。

离CPU最远的存储器三个指标的变化为：速度最慢（即访问时间最长），容量最大，平均每位价格最低。

2、平均访存时间在书190页，知道公式中字母的含义。

3、组成三级存储系统的三个部分：Cache、主存、辅存。

Cache与主存层次主要解决主存速度问题；主存与辅存层次主要解决主存容量问题。

结构如下：4、映像的三种规则：①全相联映像（Fully Associative）指主存中的任一块可以被放置到Cache中的任意一个位置。

②直接映像（Direct Mapping）是指主存中的每一个块只能被放置到Cache中唯一的一个位置。

③组相联映像（Set Associative），在组相联映像中，Cache被等分为若干组，每组由若干个块构成。

主存中的每一块可以被放置到Cache中唯一的一个组中的任何一个位置。

（它是直接映像和全相联映像的一种折中：一个主存块首先是直接映像到唯一的一个组上（直接映像的特征），然后这个块可以被放入这个组中的任何一个位置（全相联的特征））。

5、写策略的两种不同方法：①写直达法（Write Through），也称存直达法（Store Through），特点：在执行“写”操作时，不仅把数据写入Cache中相应的块，而且也写入下一级存储器；②写回法（Write Back），也称拷回法（Copy Back），特点：这种写策略只把数据写入Cache中相应的块，不写入下一级存储器。

6、三种类型的不命中以及引起的原因：①强制性不命中（Compulsory Miss）：当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache，这就是强制性不命中。

这种不命中也称为冷启动不命中或首次访问不命中。

（可增加块大小解决）②容量不命中（Capacity Miss）：如果程序执行时所需的块不能全部调入Cache中，则当某些块被替换后，若又重新被访问，就会发生不命中。

（可增加容量解决）③冲突不命中（Conflict Miss）：在组相联或直接映像Cache中，若太多的块映像到同一组（块）中，则会出现该组中某个块被别的块替换、然后又被重新访问的情况。

（可提高相联度解决）7、伪相联Cache（Pseudo-Associate）又称为列相联（Column Association）Cache。

8、“牺牲”Cache的关联方式是全相联。

这种方法是在Cache和其下一级存储器的数据通路上增设一个全相联的小Cache，称为“牺牲”Cache（Victim Cache）。

9、平均访存时间公式，局部不命中率公式，全局不命中率公式，每条指令的平均访存停顿时间公式在书214页到215页上，看例题7.3。

10、虚拟存储器存在的目的是：为了扩充主存容量。

第八章1、系统的可靠性是指系统从某个初始参考点开始一直连续提供服务的能力，它通常用平均无故障时间MTTF（Mean Time To Failure）来衡量。

2、RAID10又称为RAID1+0，RAID01又称为RAID0+1。

第九章通信时延由以下4部分构成：软件开销、通道时延、选路时延、竞争时延。