利用MAX-PLUSII完成微程序控制器中环形脉冲发生器的设计
第3章MAXplus设计系统与原理图设计
第3章MAXplusⅡ开发工具与原理图设计
3.3 MAXplus II设计输入编辑器 设计输入编辑器
一、图形输入 二、文本输入 三、波形输入 四、图元编辑器与层次化设计
第3章MAXplusⅡ开发工具与原理图设计
MAX+PLUS II 可以编辑的文件类型
MAX+PLUSⅡ的工具栏 Ⅱ 工具栏向用户提供常用命令的快捷方式， 工具栏向用户提供常用命令的快捷方式，在 菜单中都能找到与它们相应的命令， 菜单中都能找到与它们相应的命令，熟练使用能 减少许多操作步骤。 减少许多操作步骤。
上 下 文 相 关 帮 助 按 钮
打 开 层 次 显 示 器 窗 口
打 开 平 面 编 辑 器 窗 口
altera公司的网址为：。可到该公司的网 站免费下载MAX+plus Ⅱ的最新学生版及注册文件（文件名为 license.dat）。
第3章MAXplusⅡ开发工具与原理图设计
假设安装在D 假设安装在D盘，其安装步骤如下： 其安装步骤如下： （1）将光盘放入光驱，运行“Setup.exe”文件，出现安装 界面； （2）单击“Next”出现授权协议界面； （3）单击“Yes”出现被告知需要“license”文件以运行 程序，单击“Next”后出现用户信息界面； （4）输入用户名和公司名称，单击“Next”出现安装类型 4 选择界面； （5）使用默认的全部安装，单击“Next”后出现安装路经 选择界面；由于要安装在D盘，需按“Browse”选择你的安 装目录，此处即为 “d：\maxplus2”，单击“OK”，创建此目录。 （6）单击“Next”开始安装。
第3章MAXplusⅡ开发工具与原理图设计
MAXPLUSⅡ的使用
2.输入设计项目和存盘 输入设计项目和存盘
点击
点击
2.输入设计项目和存盘 输入设计项目和存盘
任一位置双击或 右键单击
2.输入设计项目和存盘 输入设计项目和存盘
可输入所需元件名 如：input，and2， ， ， Vcc，gnd ，
元件库中的元件
点击
Prim库：基本逻辑元 库 件库， 与门， 件库，如：与门，非门 Mf库：宏功能元件库， 库 宏功能元件库， 如：74161，74138 ， Mega_lpm库:可调参 库 可调参 数库，如可调模值的计 数库， 数器， 数器，RAM Edif库：和Mf库类似。 库类似。 库 库类似
6.1 建立波形文件
单击 单击
6.2 输入信号节点
6.2 输入信号节点
单击
单击
单击
6.3 设置波形参量
消去该项以 便能任意设 置输入电平 位置
6.3 设置波形参量
可选10µs以 以 可选 便观察
6.4 为输入信号加上激励
选择某个对象来移动， 复制，剪切等操作 对其赋值
输入或编辑文字
选中某段波形，并直接
6.5 保存仿真波形
单击
6.6 波形仿真
单击
6.7 仿真后的波形
7.包装元件入库 包装元件入库
7.包装元件入库 包装元件入库
单击
8.顶层原理图文件调用底层元件
用户库单击
设定后可看到工程路 径指向
3.将当前设计设为工程 将当前设计设为工程
如果需要设定为工程的文件没有打开： 如果需要设定为工程的文件没有打开：
点击
4. 选定目标器件
单击
该项不要选中
5. 文本编译和排错
5. 文本编译和排错
实验一MAX+PLUSⅡ软件的使用
实验一MAX+PLUSⅡ软件的使用一、实验目的：1、学习VHDL语言的基本指令及编程方法。
2、熟悉在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。
二、实验设备：PC机三、实验内容：1、设计一个2选1数据选择器，并验证其功能。
用VHDL语言进行设计，并仿真设计结果。
真值表如下所示：2、用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。
四、实验步骤：（一）2选1数据选择器的设计1、采用文本编辑器输入2选1数据选择器VHDL语言源程序，建立工程。
VHDL语言源程序如下所示：library ieee;use ieee.std_logic_1164.all;entity mux21 isport(a,b: in std_logic;s: in std_logic;y: out std_logic );end mux21;architecture mux_arch of mux21 isbeginy<=a when s='0' elseb when s= '1';end mux_arch;2、进行编译后，仿真结果如下所示：a、b为输入端，s为控制端，当s为0时，输出与a的值一致，反之与b的值一致。
（二）四舍五入判别电路的设计1、采用文本编辑器输入四舍五入判别电路VHDL语言源程序，建立工程。
VHDL语言源程序如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY m45 ISpORT(din: IN STD_LOGIC_VECTOR(3 DOWNTO 0);q : OUT STD_LOGIC);END ;ARCHITECTURE ART OF m45 ISBEGINq<= '1' WHEN din>=5 ELSE'0';END ;2、进行编译后，仿真结果如下所示：输入为0~4时，输出y为低电平，输入为5~15时输出为高电平，实现了四舍五入的功能。
Max+plusⅡ操作简介
M a x+p l u sⅡ操作简介(主要)(总16页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Max+plusⅡ系统的操作简介Max+plusⅡ开发工具是美国Altera公司自行设计的一种软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。
它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），作成ASIC芯片。
它是EDA设计中不可缺少的一种工具。
通过一个简单的二输入与门电路设计范例介绍：利用Max+plusⅡ系统（1）如何编写VHDL程序（使用Text Editor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用Waveform Editor，Simulator）；（1）建立和编写一个VHDL语言的工程文件首先启动Max+plusⅡ系统，启动后系统进入主菜单画面，在主菜单上有5个选项，分别是：Max+plusⅡ、File、Assign、Options和Help。
Max+plusⅡ系统主窗口（a）打开文本编辑器；用鼠标点击File选项，点击子菜单中的New选项，接着屏幕会出现New的对话框。
在对话框内有4种编辑方式：图形编辑、符号编辑、文本编辑和波形编辑。
VHDL文件属于文本，那么应该选择文本编辑方式，点击OK按钮，屏幕上将出现一个无名的编辑窗口，则系统进入文本编辑状态。
（或用鼠标点击Max+plusⅡ选项，点击子菜单中Text Editor选项.。
）打开文本编辑器（b）在编辑窗口中进行编辑输入，输入相应的描述语句。
文本编辑窗口中编辑输入[例1] 实现2输入与门的VHDL描述LIBRARY IEEE;USE and2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END and2;ARCHITECTURE one OF and2 ISBEGINy<= a and b;END one;（c）存盘。
FPGA实验报告
南京理工大学泰州科技学院FPGA系统设计实验报告教材名称：FPGA系统设计与应用开发指导教师：周莉莉实验室：4401学院（系）：电子电气工程学院专业班级：10电信（1）班姓名：周根生朱守超学号：1002040149 1002040150实验学期：2013-2014学年第一学期总评成绩：教师签字：南京理工大学泰州科技学院FPGA系统设计实验报告目录实验一Max+plusII原理图设计输入 (1)实验二简单逻辑电路设计与仿真 (6)实验三组合逻辑电路设计（一） (11)实验四组合逻辑电路设计（二） (16)实验五有限状态机的设计 (26)实验六数字频率计 (32)南京理工大学泰州科技学院FPGA系统设计实验报告课程： FPGA系统设计班级：10电信1班姓名：周根生朱守超学号：10020401491002040150指导教师：周莉莉实验日期：实验题目：Max+plusII原理图设计输入成绩：一、设计任务采用原理图设计输入法，设计一个具有四舍五入功能的电路，其输入为4位二进制数，要求输入大于或等于0101时，电路输出为高电平，小于0101时电路输出为低电平。
二、设计过程根据设计要求列出四舍五入的真值表，如图1.1所示。
图1.1 四舍五入真值表由图1.1可得化简的表达式为OUT=A+BD+BC,由逻辑表达式可知，要设计的电路图有四个输入端（A,B,C,D）和一个输出端OUT,整个电路由两个2输入端的与门和一个3输入的或门组成。
启动MAX+plusII，新建Graphic Editor file文件，后缀为.gdf。
在编辑界面空白处双击左键，出现输入元件对话框如图1.2所示，在Symbol Name栏中直接输入元件的符号名OK，输入端（input）,输出端（output）,连接电路如图1.3所示。
图1.2 操作图1.3 原理图芯片型号选择单击Assign，选择Device，如图1.4所示。
图1.4 型号引脚命名双击PIN_NAME,使其变黑后输入引脚名，并保存文件然后编译，如图1.5所示。
maxplusii使用说明
工程设计的构成 顶层设计
编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件
使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 子设计 (下层模块)
EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件 创建符号或者嵌入文件 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
16
将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
17
开始编译/综合工程文件---半加器
消掉此设置
18
19
为顶层设计文件--全加器的设计 另建一原理图编辑窗
20
设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
21
编译/综合前选定适配元件
1
什么是MAX+PLUS II?
一个全面集成的 CPLD 开发系统 提供与器件结构无关的开发环境 支持 所有的 Altera产品(所有器件使用一个库) 广泛满足设计需求 设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准
第三方 EDA 工具 EDIF文件 利用开发工具FPGA-Express，或SYNPLIFY等生 成 OrCAD编辑的原理图，Xilinx公司XNF格式的文件
6
建立一个新工程 每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
工程名
工程路径7Fra bibliotek89
首先建立新目录！
为设计工程建立一个新的 目录--- WORK 库
max+plus2教程
EDA(VHDL & FPGA)实验指导教程编者林海波长春工程学院电子信息教研室前言本实验指导教程是EDA（VHDL & FPGA）上机实验指导教材，上机实验前，学生应依照教师指定的实验项目，认真预习实验内容，提前确定实验方案、初步设计实验项目的逻辑电路图或编写、设计VHDL程序，编制VHDL程序清单。
上机实验是一个验证和调试过程，只有充分的预习才能最大的发挥学习效果。
学生在实验教学中要认真依据要求完成每个实验项目，并按照要求详细撰写本书中指定实验项目的实验报告。
教师批阅后，将报告发回。
学生所获得的成绩将作为平时上机实验成绩的一部分，记入期末的考核成绩。
在期末必须上交全部实验报告，并装订存档，不及时交回者，实验成绩记为零分。
本实验指导教程可以作为《VHDL与数字系统设计》课程的实验指导书使用，也可以作为《EDA（VHDL）课程设计》的参考书使用。
《VHDL与数字系统设计》课程组2009年5月第一章 MAX+PLUS Ⅱ EDA 软件操作第一节 逻辑设计的输入方法逻辑设计的输入方法有图形输入、文本输入等。
输入方法不同，生成的文件格式也有所不同。
我们分别以图形输入法和文本输入法介绍MAX+plus II 软件的使用方法。
1.1 图形设计输入法我们将用一简单的实例介绍该输入法。
启动MAX+plus II ，该管理器窗口被打开。
1. 项目的建立用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。
编译器时对项目中的顶层文件进行编译，所以必须确定一个文件作为当前项目。
对于每个新的项目应该建立一个单独的子目录，当指定项目名称时，也就同时指定了保存该设计项目的子目录名。
建立项目名称的步骤如下：1．在File 菜单中选择Project 的Name 项（图1.1），将出现图1.2对画框。
图1.1图1.22．在Project Name 框内，键入设计项目名（注意：一定是英文名）和所选的路径，单击OK 。
实验一 MAX-plusII及开发系统使用
实验一 MAX –plusII 及开发系统使用一、实验目的1、 熟悉MAX-plus Ⅱ的使用方法，以及EDA 的基本设计流程；2、 掌握基于文本（VHDL ）和原理图输入方法设计简单的组合电路3、 初步掌握层次化设计的方法4、 熟悉DXT-B Ⅲ型EDA 试验开发系统的使用 二、主要实验设备PC 机一台，DXT-B3 EDA 实验系统一台。
三、实验原理EDA 技术系列实验是建立在数字电路基础上，采用先进的EDA 技术完成数字系统设计的一个更高层次的设计性实验。
它是借助大规模可编程逻辑器件（C PLD/FPGA ），采用在系统可编程技术（ISP ），利用电子设计自动化软件和硬件描述语言，在计算机平台上完成系统的设计、编译、仿真、逻辑综合、布局布线，并下载到大规模可编程逻辑器件。
最终完成专用集成电路（ASIC ）或片上数字系统（SOC ）的设计。
EDA 技术设计主要是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、 实验的核心部件是大规模可编程逻辑器件，实验的设计基本只针对CPLD/FPGA 进行。
通过相应的管脚安排，利用实验箱外围的辅助电路进行设计的硬件测试和验证。
2、 大规模可编程逻辑器件可重复下载，基本没有耗材；3、 设计的主要过程在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单.四、Max_plus Ⅱ 10.0的使用。
max+plus Ⅱ软件基本设计流程如图1-1所示：（一）新建项目文件一般可以是图形文件（文件后缀.gdf ）或由硬件描述语言编写的文本文件（VHDL 编写的文件后缀为.vhd ，Verilog HDL 编写的文件后缀为.v ）。
具体操作过程如下：在File 下拉菜单中选择New 将跳出如图1-2所示新建文件类型选择对话框，然后选择需要建立的文件类型。
四种文件类型分别为：图形编辑文件、符号编辑文件、文本图1-2新建文件类型图1-1 EDA 项目设计流程图编辑文件和波形编辑文件。
MAXPLUS电路设计指导书
电路设计指导书一．实验目的通过设计一个数字频率计和二选一电路来学习用MAX+PLUS II 设计逻辑电路的全过程（包括输入方法、编译、生成符号文件、模拟和下载等步骤）了解如何使用PLD器件。
二．实验电路数字频率计与二选一电路，电路图如下：三个D触发器构成可自启动的环形计数，Q3 Q2 Q1的状态转换的有效循环如下：001 011 111 110 100 001计数显示自动清0 计数以往这样一个电路是用TTL中小规模IC芯片来实现的，需要进行芯片间的连线，这就有可能引入外部干扰，接触不良等问题，并且连线的准确性也不能确保，一旦出了错又不易更正，还很可能造成元器件的损坏。
而用MAX+PLUS II 设计电路并将其装入到一块PLD 器件中，就可将外部干扰减到很小，使电路的可靠性得到大大提高，又能通过模拟器对电路进行仿真，还可通过分析器对错误进行分析，从而确保电路的逻辑功能符合要求。
把一个电路集成在一片芯片上，这一点也十分符合目前世界上将产品小型化的趋势。
三、实验步骤给ALTER器件加上输入信号，设法观察其输出信号，如若输入输出满足所设计的逻辑关系，实验即告完成。
一．用原理图输入法输入所设计的电路：1. 指定设计项目名称：在File菜单中选择Project Name 项；注意:每一个设计必须有项目名称，项目名称须与设计文件的名称相匹配。
2. 建立新文件,并选择图形编辑器步骤如下：在File 菜单中选择New ，然后选择Graphic Editor file。
3. 在图形编辑器窗口中的空白处,双击鼠标左键,出现符号输入对话框：( SymbolLibraries中的子目录也同时出现) 选中要输入的器件。
移动符号：用鼠标左键单击所选目标，激活后用鼠标可拖动之；Rotate、Copy、Paste、Cut、Delete器件符号：激活后单击鼠标右键实现。
4. 制作输入、输出引脚：在空白处双击鼠标左键,出现 Enter Symbol 对话框，在符号名框中键入input，然后OK。
FPGA设计及应用 褚振勇：第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
宏模块名称
lpm——— counter
gray4
表7.6 计数器宏模块目录
功能 描述 参数化计数器(限于FLEX系列器件) 格雷码计数器 通用4位加／减计数器 , 带有异步设置、读取、清零和级联 功能的 左／右 移位寄 存器 16位二进制加／减计数器 , 带有异步设置的左／右移位寄存器 16位二进制加／减计数器 , 带有异步清零和设置的左／右移位寄 存器 4位二进制加／减计数器 , 同步／异步读取 , 异步清零 8位二进制加／减计数器 , 同步／异步读取 , 异步清零 双十进制计数器
第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
图7.3 利用T触发器设计的二分频电路
第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
在普通JK型、 D型和T型触发器的基础上, MAX+PLUSⅡ软件还提供了具有扩展 功能的 触发器 宏 模块 , 如具有预置、 清零端和三态输出端的触发器, 如果在电路设计中灵活加以运用 , 可以大大提高电路 设计的效率和性能。
带三态输出的8位两级流水线寄存器
74670
带三态输出的4位寄存器文件
74821
带三态输出的10位总线接口触发器
74821b
带三态输出的10位D触发器
74822
带三态反相输出的10位总线接口触发器
74822b
带三态反相输出的10位反相输出D触发器
第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
74823
带清零端的XY. JK触发器
第7章 MAX+PLUSⅡ开发软件中的宏模块及其应用
宏模块名称 74109 74112 74113 74114 74171 74172 74173 74174
实验一- MAX+plus II开发工具的使用
●实验名称：利用原理图输入法与VerilogHDL输入法设计逻辑电路●实验目的:1.初步了解用可编程器件实现逻辑电路的方法。
2.学习MAX+plus II软件的使用方法，初步掌握原理图输入法和VerilogHDL输入法，以及学会如何编译，器件选择，管脚分配和仿真。
●预习要求：1.阅读《电子技术基础实验》附录B，了解MAX+plus II软件开发PLD的流程。
2.回顾数字电路中关于计数器和译码器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.计数器是最基本的时序逻辑电路，模4的计数器会在CLK脉冲的作用下实现0~3的循环计数。
3.2线-4线译码器是最基本的组合逻辑电路，它可以将输入2bit码型分别对应到Y0~Y3四路输出信号。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.绘制2线-4线译码器电路图。
3.完成编译，并对译码器电路进行仿真。
4.将仿真通过的译码器电路打包为一个元件符号，供顶层原理图设计调用。
5.用VerilogHDL语言方式编写一个模4计数器。
6.完成编译，并对计数器模块进行仿真。
7.将仿真通过的计数器模块打包为一个元件符号，供顶层原理图设计调用。
8.新建一个原理图文本，调用计数器和译码器模块，并将它们按照实验教材上的方式连接起来。
9.为整个设计选择合适的PLD芯片并分配管脚。
10.完成整个系统的编译，并仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
实验图表与数据：1.2-4译码器电路图：2.2-4线译码器仿真波形：3.模4计数器Verilog代码：4.模4计数器仿真波形：5. 整个系统的电路框图：6. 整个系统的仿真波形：。
MAX PLUS2使用
2019/10/27
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步骤2:输入设计项目和存盘
(2)在弹出的“New”对话框中选择“File Type”中为原理 图编辑输入项“Graphic Editor file”，按“OK”后将打 开原理图编辑窗。
2019/10/27
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步骤2:输入设计项目和存盘
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结果正确， 但有延迟
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步骤5:时序仿真 (9)精确测量半加器输入与输出波形的延迟量。
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步骤5:时序仿真
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步骤5:时序仿真 单击“Start”按钮，延迟分析完成。
注 意 ： 这 个 延 迟 量 是 针 对 ACEX1K 系 列 EP1K30QC208-2器件的
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步骤4:选择目标器件并编译 （3）启动编译器。
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步骤4:选择目标器件并编译
（4）单击“Start”开始编译，如果有错，排除错误后再次编译 。
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步骤4:选择目标器件并编译 （5）编译完成。
增加到列表框
目标芯片为ACEX1K系列的EP1K30QC208-2，芯片45、46脚对 应硬件按键1、2，19、24脚对应硬件发光二极管1、2。
特别注意：引脚重新定义后必须再通过编译器“Compile”对文件重 新进行编译，以便将引脚信息编入下载文件中。
步骤8:编程下载 (1)下载方式设定。
第16章 ALTERA可编程器件开发系统MAXPLUS2
第16章A L T E R A可编程器件开发系统M A X P L U S2Altera公司的MAX+plus II 软件是易学、易用的可编程逻辑器件开发软件。
其界面友好，集成化程度高。
本章以MAX+plusII10.0为例讲解该软件的使用。
16.1 MAX+plus II概述16.1.1 MAX+plus II 10.0的功能1．支持的器件所支持的器件有：EPF10K10, EPF10K10A, EPF10K20，EPF10K30A以及MAX® 7000系列（含MAX 7000A, MAX 7000AE, MAX 7000E, MAX 7000S），EPM9320, EPM9320A, EPF8452A, and EPF8282A ，FLEX 6000/A 系列，MAX 5000 系列，ClassicTM系列。
2．设计输入常用的设计输入方法有：图形输入法、文本输入法、波形输入法等。
图形编辑器，提供一个数字电路逻辑图的设计编辑环境，图形设计文件格式为*.gdf文件；文本编辑器，使用AHDL语言，创建设计文件（ .tdf文件)；使用VHDL语言，创建设计文件（.vhd）；使用Verilog HDL语言，创建设计文件（.v）。
波形编辑器，提供创建波形设计文件（.wdf）的编辑环境。
3．设计编译设计编译通过MAX+plusII编译器完成，可检查项目是否有错，并对项目进行逻辑综合，然后配置到一个器件中，同时产生报告文件、编程文件和用于时间仿真的输出文件。
4．设计验证通过MAX+plusII的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成一些标准文件兼容于其他EDA工具。
5．器件编程（Programming）和配置（Cofiguration）下载程序到硬件中。
16.1.2 系统要求：MAX+plusII 软件对计算机的要求较低。
·操作系统：Windows 95/98 或Windows NT 4.0；·安装所占空间：80 Mbytes；·内存要求：可用内存48MB（物理内存及虚存和），其中物理内存至少16MB。
Maxplus2课程设计
实验名称：Max+plusⅡ在数字电子技术中的应用实验仪器：Max+plusⅡ系统仿真实验原理：Max+plusⅡ是Alter公司开发的一款完全集成化得EDA工具软件，它具有强大、界面友好、使用简便等优点。
Max+plusⅡ支持原理图、硬件描述语言波形文件以及它们的混合设计作为输入，而且可以讲其编译并形成各种能够下载到可编程逻辑器件的数据文件，并能进行仿真的仿真模型文件。
在进行功能仿真时，能产生精确的仿真效果，以检查设计的可靠性。
实验内容：一、门电路的仿真1. 2输入与非门的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END nand2;ARCHITECTURE one OF nand2 ISBEGINy<= a nand b;END one;仿真结果：2. 2输入或门的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 ISPORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END or2;ARCHITECTURE one OF or2 ISBEGINy<= a or b;END one;仿真结果：3.非门的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY hnot ISPORT(a : IN STD_LOGIC;y: OUT STD_LOGIC); END hnot;ARCHITECTURE one OF hnot ISBEGINy<= not a;END one;仿真结果：4.异或门的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2 ISPORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END xor2;ARCHITECTURE one OF xor2 ISBEGINy<= a xor b;END one;仿真结果：二、3线-8线译码器的仿真3线-8线译码器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 ISPORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0);y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder38;ARCHITECTURE one OF decoder38 ISBEGINPROCESS (a)BEGINCASE a ISWHEN "000" => y<= "00000001";WHEN "001" => y<= "00000010"; WHEN "010" => y<= "00000100"; WHEN "011" => y<= "00001000"; WHEN "100" => y<= "00010000"; WHEN "101" => y<= "00100000"; WHEN "110" => y<= "01000000"; WHEN "111" => y<= "10000000";WHEN OTHERS =>null ;END CASE;END PROCESS;END one;仿真结果:三、8线-3线优先编码器的仿真8线-3线优先编码器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY encoder83 ISPORT( d : IN STD_LOGIC_VECTOR(7 DOWNTO 0);encode: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END encoder83;ARCHITECTURE one OF encoder83 ISBEGINencode <= "111" when d(7) = '1' else"110" when d(6) = '1' else "101" when d(5) = '1' else "100" when d(4) = '1' else "011" when d(3) = '1' else "010" when d(2) = '1' else "001" when d(1) = '1' else "000" when d(0) = '1' ;END one;仿真结果：四、同步复位D触发器的仿真同步复位D触发器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff isPORT (d,clk,reset : IN STD_LOGIC;q : OUT STD_LOGIC);END d_ff;ARCHITECTURE one OF d_ff ISBEGINPROCESS (clk)BEGINIF clk'EVENT AND clk='1' THEN IF reset='1' THENQ<='0';ELSE q<=d;END IF;END IF;END PROCESS;END one;仿真结果：五、边沿JK触发器的仿真边沿JK 触发器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jk_ff isPORT (j,k,clk : IN STD_LOGIC;q, qn : OUT STD_LOGIC); END jk_ff;ARCHITECTURE one OF jk_ff ISSIGNAL q_s : STD_LOGIC;BEGINPROCESS (j,k,clk)BEGINIF clk'EVENT AND clk='1' THEN IF J='0' AND k='0' THENq_s<= q_s;ELSIF J='0' AND k='1' THEN q_s<='0';ELSIF J='1' AND k='0' THEN q_s<='1';ELSIF J='1' AND k='1' THENq_s<=NOT q_s;END IF;END IF;END PROCESS;q<=q_s;qn<=not q_s;END one;仿真结果：六、十进制计数器的仿真十进制计数器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT10 ISPORT(CP: IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNT10;ARCHITECTURE BEHAVE OF COUNT10 ISSIGNAL COUNT_4: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CP)BEGINIF(CP'EVENT AND CP='1') THENIF(COUNT_4="1001") THENCOUNT_4<="0000";ELSECOUNT_4<=COUNT_4+'1';END IF;END IF;END PROCESS;Q<= COUNT_4;END BEHAVE;仿真结果：七、4位基本寄存器的仿真4位基本寄存器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY registerb isPORT (cp,reset : IN STD_LOGIC;data : IN STD_LOGIC_VECTOR(3 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb ISBEGINPROCESS (cp)BEGINIF cp'EVENT AND cp='1' THENIF reset='1' THENq<="0000";ELSEq<= data;END IF;END IF;END PROCESS;END one;仿真结果：实验小结：通过对实例的系统仿真，一方面熟悉了VDHL语言程序设计和仿真软件的应用，另一方面在验证单元电路的同时也加深了对所学内容单元电路功能的理解。
MaxplusII简介及原理图设计法
2005 Cyclone II FPGA 90nm FPGA，业界首款低成本FPGA，成本降低30％，密度提高3倍。
0.13µm、300mm、高速高密度FPGA
2002 Quartus II 软件 可编程逻辑设计工具包，支持Linux。
2002 Cyclone FPGA
世界上成本最低的FPGA(0.13µm)
2002 SOPC Builder
第一款FPGA自动系统生成工具
2002 Stratix FPGA
世界上第一款带有嵌入式DSP模块的FPGA
MaxplusII简介及原理图设计法
• 1、Altera公司简介及技术发展历程 • 2、MaxplusII软件简介 • 3、使用MaxplusII开发FPGA流程 • 4、一位全加器设计实例 • 5、总结
MaxplusII简介及原理图设计法
1、Altera公司简介及技术发展历程
Altera由Robert Hartmann、Michael Magranet、Paul Newhagen和Jim Sansbury于1983年创立，这些有远见的人们 对当时的研究进行投资，认为半导体客户将从用户可编程标 准产品中受益，逐步取代逻辑门阵列。为满足这些市场需求， Altera的创始人发明了首款可编程逻辑器件(PLD)——EP300， 开创了半导体业界全新的市场领域。这一灵活的新解决方案 在市场上打败了传统的标准产品，为Altera带来了半导体创 新领先企业的盛誉。
maxPLUS2原理图设计步骤
maxPLUS2原理图设计步骤设计一般步骤步骤1：为本项工程设计建立文件夹（自己的U盘且不是根目录）；注意：文件夹名以字母开头不能用中文，且不可带空格。
步骤2：新建设计文件并指向项目1）菜单File=>New =>对话框中选择=>原理图输入（扩展名.gdf）然后命名（以字母开头不能用中文，且不可带空格）；2）工程项目指向当前的设计文件：菜单File=>Project=>Set Project To Current File 然后选择此项；步骤3：选择实现器件，放置原理图器件、连线1）根据所用的实现器件型号（芯片背面）选择：菜单Assign => Device => 对话框中去掉“Show Only Fatest Speed Grades”复选框，实验室所用芯片为EP1K100QC208-3，所以，在DEVICE FAMILY 中选择ACEX1K ，DEVICE 中选择EP1K100QC208-3，选择后点击OK。
2）在原理图编辑界面，空白处右击鼠标=>选Enter Symbol 在出现的对话框中Symbol Name处输入器件代码或打开Symbol Libraries库中mf目录查找器件代码，所选择芯片出现在原理图编辑界面空白处，调整好位置和方向（Windows文档处理方法）。
依此放置其他器件：输入管脚input，输出管脚output（需要重新命名：双击管脚再重命名）：电源正极Vcc，电源地Gnd等。
3）鼠标左键点击连线起点，拖动到连线终点即可连接，中途改变方向需要在拐弯处松开鼠标左键一次，再拖动连线。
步骤4：编译并纠错菜单MAX+P lusⅡ=>Compailer编译，有错误时，会出现在信息框中，纠错后再编译直到在编译信息中显示0 Error，有部分Warning不影响编译成功。
步骤5：锁定引脚(该步可省略，由EDA自动分配，但重编译后管脚号可能变动) 菜单Assign=> PIN/Location/Chip，出现的对话框中Node Name栏中直接输入管脚名或单击SEARCH按钮=>出现的对话框中单击LIST按钮=>在NAME IN Database列表中选择欲锁定的端口名，点击OK返回前一对话框。
基于MAX+plusII的函数信号发生器设计
流程 。采用层 次设 计输 入方法设 计 了一种 函数信号发生 器，介绍 了系统分析ａ ｉ．－ ． ｉ 过程 、仿 真结果 ，并对 仿真结果进行分 ￣ｔ 析 ，确认 了该设计 方法的可靠性和可行性 。
关 键 词 ：ＭＡ ＋ｐｕ Ｉ； 函数 信 号发 生 器 ；设 计 Ｘ ｌｓＩ
中 图分 类 号 ：Ｔ ３ １ Ｐ ９． ９
第 ｌ ４卷 第 ２期 ２ １ 年 ６月 ０１
沙 洲 职 业 Ｔ 学 院 学 报
Ｊ ｕ ｎ ｌ ｆ ｈ ｚ ｏ ｒ ｆ ｓ ｉ ｎ ｌ ｎ ｔ ｕ ｅｏ Ｔ ｃ ｎ ｌｇ ｏ ｒ ａ ａ ｈ ｕＰ ｏ ｅ ｓｏ ａ ｓｉ ｔ ｆ ｅ ｈ ｏ ｏ ｙ ｏ Ｓ Ｉ ｔ
Ｖｌ ． ４ ＮＯ ２ ｏ １ ． ． １
ｒ ｓ ｌｓ ｍｅ ｎ ｅ ｕ ｔ， ａ ｗｈｉｅｏ ｆ ｒ ｅ ｄ ｒ ｏ ｅｕ ｅｕｌ ｎｆ ｒ ｔｏ ｈｉ ｒ ａ ｌ ｆｅ ｓｒ ａ ｅ ｓｓ ｍ ｓ ｆ ｏ ｍａｉ ｎ ｉ ｔ ｓａ ｅ ． ｉ ｎ Ｋ ｅ ｒ ：Ｍ ＡＸ＋ ｐ ｕｓＩ Ｆｕ ｔｏ ｎ ｒ ｔ ｒ Ｄｅ ｉ ｙ ｗｏ ｄｓ ｌ Ｉ； ｎｃｉ ｎ Ｇｅ ｅ ａ ｏ ； ｓｇｎ
Ｓ ＡＷ ＴＯＯＴ Ｈ、Ｐ ＵＬＳ 和 Ｓ ＥＣＴ Ｒ。 Ｅ ＥＬ Ｅ
１ 项 目结构 的 确定 ． ２
建立 的 设计 项 目结 构如 图 ２所 示 。
收稿 日 ：２ １－５１ 期 ０１ ． ０ ３ 作者简介 ：饯月花 （９ ５ ，女，沙洲职业＿ １６ 一） Ｔ学院 电子信息工程系Ｔ程师 。
（ ｈ ｚ ｏ Ｐ ｏｅｓｏ ａ Ｉｓ ｔｔ ｏ Ｔｃ ｎ ｌｇ， ｈ ｎ ］ ｇ ｎ １ ６ ０ Ｃ ｉａ Ｓ ａｈ ｕ ｒ ｓｉｎ ｌｎｔｕｅ ｆ ｅｈ ｏｏ ｙ Ｚ ａ ｇｉ ａ ｇ２ ５ ０ ， ｈｎ ｆ ｉ ａ
基于VHDL和MAX+plusⅡ的时钟脉冲控制器的设计与仿真
基于VHDL和MAX+plusⅡ的时钟脉冲控制器的设计与仿真雷能芳;金轶锋
【期刊名称】《渭南师范学院学报》
【年(卷),期】2007(22)5
【摘要】"时钟脉冲控制器"是指能够控制时钟脉冲按照预定的数目、完整无缺地发出的电路.文章介绍了在MAX + plusⅡ平台下用VHDL语言进行时钟脉冲控制器设计的主要流程、VHDL程序及仿真波形,通过仿真波形验证了设计的正确性.【总页数】4页(P39-42)
【作者】雷能芳;金轶锋
【作者单位】渭南师范学院,物理系,陕西,渭南,714000;渭南师范学院,物理系,陕西,渭南,714000
【正文语种】中文
【中图分类】TP312
【相关文献】
1.基于Max+PlusⅡ平台对VHDL硬件描述语言综合的探讨 [J], 黄晓明;黄璜
2.基于Max+PlusⅡ和VHDL的电子密码锁设计 [J], 高倩;谢海良
3.基于VHDL的语言的乒乓游戏机电路的设计与仿真 [J], 赵巧妮
4.用VHDL和MAX+plusⅡ进行数字电路的设计与仿真 [J], 卜庆凯;贾振红;赵光胜
5.基于VHDL的数字频率计设计与仿真 [J], 单炜佳;周丰
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基于MAX＋plusII的函数信号发生器设计
基于MAX＋plusII的函数信号发生器设计钱月花【期刊名称】《沙洲职业工学院学报》【年(卷),期】2011(014)002【摘要】MAX’plusII是完全集成开发环境的软件，可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程。
采用层次设计输入方法设计了一种函数信号发生器，介绍了系统分析及设计过程、仿真结果，并对仿真结果进行分析，确认了该设计方法的可靠性和可行性。
%Max＋plus, a software of IDE （Integrated Development Environment ） can be applied to design the input, element selecting, program downloading, timing and model simulation, etc. This paper aims to justify the reliability and feasibility ofthe function generator by analyzing its process of designing and the simulating results, meanwhile offers readers some useful information inthis area.【总页数】5页(P31-35)【作者】钱月花【作者单位】沙洲职业工学院,江苏张家港215600【正文语种】中文【中图分类】TP391.9【相关文献】1.基于STC89C51单片机的简单函数信号发生器设计 [J], 任英杰;黄建清;郭凯;李亚军2.基于FPGA的函数信号发生器设计 [J], 王译平3.基于STM32的多功能函数信号发生器设计 [J], 田吉;张坤;李成4.基于AD9833的高精度函数信号发生器的设计 [J], 申庆华5.一种基于STC89C52的函数信号发生器实验设计 [J], 方淼因版权原因，仅展示原文概要，查看原文内容请购买。
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利用ＭＡＸ－ＰＬＵＳＩＩ完成微程序控制器中环形脉冲发生器的设计
作者：谷赫
来源：《商情》2008年第43期
【摘要】本文介绍了微程序控制器中时序信号的产生过程，并利用Max+PlusⅡ软件对逻辑功能进行验证，通过仿真设计，可以直观的看到设计效果，得到预计中的环型脉冲。
该软件的应用是对硬件课程的教学方法的一个改进。
【关键词】Max+PlusⅡ仿真时序信号环型脉冲
1 前言
随着计算机的广泛应用和教学条件的不断改善，教学方式由以前单一的传统教学演变成计算机辅助教学模式。
对应于一些软件语言类课程，在开发环境下，学生可以看到直观的效果。
然而，对于一些硬件课程，由于课堂环境的限制，不能在所需的实验设备上看到直观的效果，大大抑制了学生的学习兴趣，使实践环节和理论缺乏连贯性。
为此，我们采用Max+PlusⅡ软件的设计系统来仿真一些电路的逻辑功能，使理论与仿真验证相结合，克服传统教学中的不足，激发了学生的学习积极性和创造性，培养了学生的实践能力，有效地提高了教学质量，将抽象的逻辑教学形象化和直观化。
本文借助MAX-PLUSII软件设计完成微程序控制器中环形脉冲发生器的设计。
2 Max+PlusⅡ软件介绍
Max+PlusⅡ是美国Altera公司推出的纯西文的复合可编程逻辑器件，它具有完全集成化的易学、易用的可视化设计环境，可运行在多种平台上。
它包括逻辑输入、功能模拟、编译、同步模拟、编译烧录等过程。
本软件的主要作用是仿真和综合，通过原理图输入方式建立电路，编译后通过仿真对电路功能进行测试验证。
使用的设计者不需要精通器件内部的复杂结构，可以用自己熟悉的设计工具建立设计，把这些设计自动转换成最终所需的格式，设计速度快，是被公认的最易使用，人机界面最有善的PLD开发软件。
3 微程序控制器的时序信号
众所周知，计算机系统的核心部件是中央处理器，也就是我们平常所说的CPU，而CPU 又是由运算器、控制器和寄存器组构成的。
这些部分能够帮助计算机完成指令控制，操作控
制，时间控制和数据加工等功能。
其中时间控制是提供计算机准确，迅速，有条不紊的工作的重要条件。
时间控制的实现正是因为在CPU中有一个时序信号产生器而完成的。
机器一旦被启动，即CPU开始取指令并执行指令时，操作控制器就利用定时脉冲的顺序和不同脉冲间隔，有条理有节奏的指挥机器的操作，规定在这个脉冲到来是做什么，那个脉冲到来是又做什么，给计算机各部分提供工作所需的时间标志。
而时间标志则是用时序信号来体现的。
在硬布线控制器中，时序信号往往采用主状态周期——节拍电位——节拍脉冲三级体制。
在微程序控制器中，时序信号比较简单，一般采用节拍电位——节拍脉冲二级体制。
就是说，它只有一个节拍电位，在节拍电位中又包含若干节拍脉冲。
节拍电位表示一个CPU周期的时间，而节拍脉冲把一个CPU周期划分成几个较小的时间间隔。
正是有个这些节拍，计算机才能在时序的控制下规范操作。
4 利用MAX-PLUSII完成环形脉冲发生器的设计过程
4.1环行脉冲发生器
环形脉冲发生器的作用是产生一组有序的间隔相等或不相等的脉冲序列，以便通过译码电路来产生最后所需的节拍脉冲。
本设计中使用了4个D触发器及若干逻辑门，其中CLK作为输入的时钟信号源，T1、
T2、T3、T4为输出信号，设计目的就是要在输出端得到所需要的环行脉冲。
4.2利用MAX-PLUSII完成电路的设计
启动MAX-PLUSII，在主菜单中利用File-New建立一个新文件，并以.gdf为扩展名，进入空白编辑界面。
在主菜单中选择File-saev as，输入文件名，并选中File-Proiect-Name，输入与文件名相同的项目名，在编辑界面内将设计的电路绘制完成，如图1所示：
图1 电路原理图
电路绘制完成后，更改输入引脚和输出引脚的名称，将输入引脚定义为CLK，将输出引脚定义为T1、T2、T3、T4，在主菜单中选择File-save保存文件。
根据输出端的逻辑电路可以得到对应的逻辑表达式：
我们分析图中每个D触发器的工作过程，其中C4是整个系统的总清控制端，电路启动后，C4、C3、C2、C1的状态决定了T1、T2、T3、T4的输出状态。
4.3编辑项目
在这里需要启动编辑程序来编辑项目，MAX-PLUSII编辑器将检查项目中的错误，并进行逻辑综合。
在菜单中选择Compiler项，点击Start按钮，编辑开始，若有任何错误和警告信息都将显示在自动打开的Message-Compiler窗口中。
编辑无误后可进行下一步操作。
4.4建立波形仿真文件
通过File-New-Waveform Editor file建立扩展名为.SCF的波形文件，在File菜单中选择End Time，在Option菜单中，选择Grid Size，在对话框中键入脉冲宽度，在Node菜单中选择Enter Nodes From SNF菜单项，列出输入输出节点。
图2 环型脉冲仿真模型
点击OK后将得到的波形文件保存，并对输入引脚进行赋值，信号的输入可以是电平方式也可以是脉冲方式，在本例中只有一个输入引脚，即CLK，并且该输入应该是脉冲型输入，在CLK引脚上单击右键，在出现的菜单上选择Overwrite项的Clock，出现对话框点击OK即可。
选择主菜单MAX-PLUS II中的Simulator项，打开模拟器，选择Start开始仿真。
观察仿真波形如图2所示：
其中的T1、T2、T3、T4就是计算机工作所需要的节拍脉冲，节拍的宽度取决于时钟源的输入频率，输入的时钟源用来为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号，它通常由时钟晶体震荡器和与非门组成的正反馈震荡电路组成，其输出送至环形脉冲发生器。
通过仿真出的波形可以很直观的看到该时序正是我们分析所希望得到的结果。
设计中可以通过改变CLK的脉冲宽度来得到不同周期的节拍电位。
5总结
利用该软件的辅助设计，让学生从基本逻辑电路的设计出发，通过仿真结果了解各个基本电路的特性，加深对计算机组织结构的理解。
整个设计过程可以使教学和实验验证同步进行，并能将抽象的理论知识，用科学、直观的方式展示出来，对培养实践能力能起到良好的效果。
参考文献：
[1]白中英.计算机组成原理.科学出版社，2001，11.
[2]宋红，李庆义.计算机组成原理.中国铁道出版社，2004，01.
[3]苏新红，尹立强.Max+PlusⅡ在数字电路教学中的应用.软件导刊，2008，6.
[4]刘锦萍，潘云燕，谭召军.利用MAX+ PLUSII软件仿真计算机组成原理实验.嘉兴学院学报， 2004，11.
[5]王小平，王彦芳，陈保平.用Max+plus进行数字电路功能仿真.石家庄铁道学院学报，2000，9.
（作者单位：长春大学计算机科学与技术学院)
注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。