从最简的4条指令CPU实现了解CPU设计

control mode---combination logic
ir[7:0]------Instruction Register 单字节指令
ir[7], ir[6]-----2 bit operation code (I7,I6)
ir[5:0]------6 bit address 直接寻址
Acc[7:0]------accumulator register
(addr) => acc
CASEX = 5’b 00 10 x !sel_to_oa 发rc
{2’b00,ir[5:0]}→ o_a, M →o_d ADD, !sel_acc_in, en_acc, !ck
{1’b0,acc}+{1’b0,o_d} → {cy,acc}
CASEX = 5’b 01 10 x sel_to_oa
T
t0
3T
t1
T
f /3
本时序属保守型
f /6描述框图 (行为对象)
o_d[7:0] sel_pc_in
外部 数据 总线
复位 启动 首地址
转移
ir_en
pc_ld pc_add_1
!ck
sel_to_oa
pc 取指
reset [7:0]
!ck ir [7:0]
o_a[7:0] 外部 地址 总线
casex = {ir[7:6], t, cy}
wr
!(wc & ck)
rc !ck
5’b 5’b
xx 0x
01 10
x x
的非
ir_en
pc_add_1 sel_pc_in 5’b xx 01 x sel_to_oa
pc_ld
5’b 11 10 0
sel_acc_in 5’b 01 10 x acc_en 5’b 0x 10 x
q[1] <= q[0];
q[2] <= q[1];
end
end
always @(posedge ck0) begin if ((cyc==2'b11) | (cyc==2'b00)) begin cyc <= 2'b01 & !reset; end else begin cyc[0] <= cyc[1] & !reset; cyc[1] <= cyc[0] & !reset; end end
第二章 CPU设计概论
❖2.0.0 从最简的4条指令CPU, 看 CPU的设计(verilog)与测试验证
固定2周期、冯诺曼型、复位启动、D/A分用 ADD 整数加法 LDA 取数 STA 存数 JNC 非进位转移
最简的4条指令CPU设计
❖ 2.0.1 4条指令CPU的指令格式与功能：自定义
design of CPU--4 item instruction, 2 cycle, Data 8 bit
ir[7] ir[6] instruction operation
0 0 ADD Acc, addr Acc <= (Acc) + (addr) 要先取数到Acc
0 1 LDA Acc, addr Acc <= (addr)
1 0 STA addr, Acc addr <= Acc
1 1 JNC addr
指令 汇编符
指令 码 地址(6位) 76 543210
加法 ADD addr
00 xxxxxx
取数 LDA addr
01 xxxxxx
送存 STA addr
10 xxxxxx
非进位转移 JNC addr
11 xxxxxx
指令功能
指令执行周期微操作及其控制信号与CLK
t[1]
说明
(acc)+ (addr) => acc 注：作加法要先 将第一操作数取 到累加器
ADD wc
5’b 00 10 x 5’b 10 01 x
❖ 2.0.5 4条指令CPU的指令微操作流程图
取指令
t[0]操作
CASEX= 5’b xx 01 x sel_pc_in sel_to_oa pc → o_a
发rc M → o_d ir_en, !ck o_d → ir pc_add_1, !ck pc+1 → pc
always @(posedge clk)
begin
if ((q==3'b111) | (q==3'b011)
|(q==3'b110) | (q==3'b101)
|(q==3‘b000)) //非法态恢复
q <=3'b001;
else
begin
//保证CK居中
q[0] <= q[2]; //可使用↑↓
{2’b00,ir[5:0]}→o_a, 发rc, sel_acc_in, en_acc, !ck M → o_d → acc
(acc) => addr
CASEX = 5’b 10 10 x !sel_to_oa
{2’b00,ir[5:0]} → o_a 发wr，wc打开3态,写存贮器 acc → o_d → M (wr=wc&ck)
pc <= addr, when Cy=0
Cy-------------Carry of Adder
PC[7:0]--------program counter
t[1:0]---------2 cycle
ck-------------in cycle, contain clock
❖ 2.0.2 4条指令CPU的外特性
：
reset clk
CPU 4条
o_a[7:0] 外部地址总线 o_d[7:0] 外部数据总线（双向） wr 写存贮器（高有效）信号 rc 读存贮器（高有效）信号
存贮器写命令wr=~（wc&ck）
❖ 2.0.3 4条指令CPU的周期时序： 固定 2周期时序波形图
T=1/f
与指令无关
clk
f MHz
ck
2’b00,ir[5:0]
指令部件
取数 !ck
D Q cy
cn8 ADD reset
ir[7:6] cy
ck
wc
3态门 B
cl
sel_acc_in
ALU
k F
[7:0]
!ck acc
A
[7:0]
acc_en
ADD
运算器
t[1:0] wr rc
存贮器
Timer Controller Combination logic
cy=0 addr => pc
CASEX = 5’b 11 10 0 sel_pc_in, pc_ld, cy=0，!ck
{2’b00,ir[5:0]} → pc
设： CASEX = {ir[7:6],t[1:0], Cy} 复位启动：if reset=1，8’h3f → pc
❖ 2.0.5-1 4条指令CPU的指令操作：Timer描述（定义声明省略）