FPGA在软件无线电中的应用

Altera中文资料FPGA在软件无线电中的应用介绍软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。

它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。

SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。

IF处理将数字信号处理的领域从基带扩展到RF。

支持基带和中频处理的能力增加了系统灵活性，同时减小了制造成本。

基带处理无线标准不断地发展，通过先进的基带处理技术如自适应调制编码、空时编码（STC）、波束赋形和多入多出（MIMO）天线技术，支持更高的数据速率。

基带信号处理器件需要巨大的处理带宽，以支持这些技术计算量的算法。

例如，美国军事联合战术无线系统（JTRS）定义了军事无线中20多种不同的无线波形。

一些更复杂的波形所需的计算能力在标准处理器上是每秒数百万条指令（MIPS），或者如果在FPGA实现是数千个逻辑单元。

协处理器特性SDR基带处理通常需要处理器和FPGA。

在这类应用中，处理器处理系统控制和配置功能，而FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小。

当需要从一种标准切换至另一种标准时，处理器能够动态地在软件的主要部分间切换，而FPGA 能够根据需要完全重新配置，实现特定标准的数据通道。

FPGA可以作为协处理器同DSP和通用处理相连，这样具有更高的系统性能和更低的系统成本。

自由地选择在哪实现基带处理算法为实现SDR算法提供了另一种方式的灵活性。

基带部件也需要足够灵活让所需的SDR功能支持在同一种标准增强版本之间的移植，并能够支持完全不同的标准。

可编程逻辑结合软核处理器和IP，具有了提供在现场远程升级的能力。

图1 是一个框图，其中FPGA能够通过IP功能如Turbo编码器、Reed-Solomon编码器、符号交织器、符号映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a标准的基带发送功能。

图1. 两种无线信号的SDR基带数据通道重配置例子数字IF处理数字频率变化具有比传统模拟无线处理方式更高的性能。

FPGA提供了一种高度灵活和集成的平台，在这之上以合理的功率实现大计算量的数字IF功能，这在便携系统中是一个关键的因素。

能够在FPGA实现的IF功能包括数字上变频器（DUC）和下变频器（DDC），以及数字预畸变（DPD）和波峰系数削减（CFR），帮助降低功放的成本和功率（见图2）1. DUC:数字上变频器2. CFR: 波峰系数削减 3. DPD: 数字预畸变4. DDC: 数字下变频器5. PA: 功放 6. L NA: 低噪放图2. 在SDR架构中中频处理单元例子数字上变频器数字格式（在基带处理单元和上变频器之间一般需要）可以顺利地加到上变频器的前端。

这项技术为上变频器提供了全定制的前端，容许信道化的高带宽输入数据。

定制逻辑或软核嵌入式处理器可用来控制上变频器和FPGA中实现的基带处理单元之间的接口。

在数字上变频中，输入数据在用可调的载波频率进行正交调制之前经过基带滤波和插值。

为了实现插值基带有限冲激响应（FIR）滤波器，必须在速度面积之间进行权衡为特定的标准获得优化的固定或自适应架构。

数控振荡器核也能够产生多种架构，它们具有超过115db无寄生动态围和非常的高性能。

根据支持的频率分配数量，在FPGA中可以很容易地例化多个上变频器。

波峰系数削减3G 基于CDMA的系统和多载波系统如正交频分复用（OFDM）的信号具有很高的峰平比（波峰系数）。

这样的信号会极降低基站中功放的效率。

对多波形标准，在FPGA中实现的波峰系数削减技术是一种降低功放成本和复杂度的合算的方式。

数字预畸变高速移动数据传输采用非恒包络调制技术如QPSK和正交幅度调制（QAM）。

这对PA 的线性度有严格的要求。

DPD线性化技术，包括查找表和多项式方式都可以有效地在包含DSP块的FPGA中实现。

这些DSP块中的乘法器可以在很高的时钟速率下运行，可以有效地分时实现复数乘法。

当SDR基站中使用FPGA时，FPGA可以为特定的标准重配置来实现合适的DPD算法，有效地线性化PA。

数字下变频器在接收器侧，数字IF技术可以对IF信号进行采样，在数字域执行信道化和采样率转换。

使用降采样技术，高频IF信号（同时100MHz以上）可以被量化。

因为不同的标准有不同的码片/比特速率，对SDR应用需要非整数采样率，把采样数转换为任何标准基本码片/比特速率的整数倍。

结论FPGA提供了通用的计算结构，非常适合于软件无线电中基带和IF数字处理的需要。

另外，结合通用处理器或DSP，它们作为通用处理器或DSP软件处理的硬件协处理器，能够增强功能，改善吞吐量，减小系统成本和降低系统功率。

作者：Joel A. SeelyTechnical Marketing ManagerAutomotive, Industrial and Military Business UnitAltera Corporation采用编译增强技术，提高高密度FPGA设计工作效率现场可编程门阵列（FPGA）体系创新以及向90nm工艺技术的过渡显著提高了FPGA 的密度和性能。

FPGA设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理（DSP）模块以及其他硬件IP结构等复杂的器件功能。

但是，由于FPGA设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场机会，设计人员必需尽快完成其设计。

FPGA器件供应商一直努力提高编译时间效率，改善时序逼近流程，但是却无法满足设计人员更高效工作的要求。

Altera Quartus® II软件5.0增强编译技术明显缩短设计迭代时间，在关键性能通路上进行设计优化，保持性能已达到要求的区域特性不变，该技术是前所未有的，极大的提高了设计效率。

编译增强优势现在的一个高级FPGA标准编译流程包括RTL综合、布局布线等，高密度FPGA的每次设计编译在任何情况下都要耗费45分钟到4个多小时的时间，这显然限制了设计人员每天所能进行的迭代次数，可能会少至两次，明显减缓了设计过程。

设计人员采用标准编译设计流程来优化部分设计时序性能时也会降低设计效率。

这种优化通常不利于逻辑布局，影响设计中其他部分的性能，不得不进行额外的多次设计迭代。

对于当今的高密度、高性能FPGA设计，必需具有设计和调试阶段快速迭代的能力。

Altera Quartus II软件5.0为高密度FPGA设计提供了最先进的技术，如以前只有专用集成电路（ASIC）才具有的增强设计和编译能力等。

与相应的ASIC 相比，FPGA编译效率更高，ASIC即使采用增强方法，仍需要几小时到几天的时间来完成编译，而FPGA编译只需要几分钟到几小时的时间。

设计人员采用Quartus II增强编译技术，可以逐步编译其设计分区，比进行全部设计的标准编译时间缩短近70%。

性能保留是增强编译技术的另一个主要优势。

通过只对设计中的一个分区进行编译，可以保持其他部分的性能和结果不变。

这种性能保留特性使设计人员能够以更少的设计迭代，更高效的达到时序逼近Quartus II 5.0编译增强设计流程。

编译增强使设计人员能够以逻辑和物理分区的形式组织设计，进行综合和适配。

只针对特定设计分区进行新的编译，从而能够显著缩短设计迭代时间。

编译增强特性有助于基于模块的设计，对没有修改的设计模块，保持其性能不变。

设计人员还可以只对特定设计分区采用物理综合等优化技术，而不改动其他模块。

传统上，一个层次设计在进行逻辑综合和适配之前转换为单一的网表，每修改一次设计，就要对整个设计进行重新编译，减缓了设计过程。

而编译增强特性使设计人员能够沿任意层次边界划分设计分区。

采用Altera Quartus II软件，可分别对不同的层次设计分区进行综合和适配。

分区可以组合、合并形成网表后，进入后面的Quartus II编译流程。

重新编译设计时，设计人员可以为每个分区选择使用新的源代码、后综合结果以及后适配结果。

编译增强设计流程Quartus II编译增强特性改善了标准Quartus II设计流程，使设计人员能够重新使用、保留前次编译结果，节省编译时间。

在一个标准设计流程中，源代码完成后，如果修改设计中的任何部分，设计都要重新进行编译，处理源代码，布局所有逻辑。

采用这种方法的原因之一在于能够得到质量最佳的结果。

通过处理全部设计，编译器能够进行全局优化，改善面积大小，提高性能。

但是，对于有些情况，需要采用增强编译设计流程。

当选好设计中的一个分区，并在器件平面布置中进行布局后，设计人员可以加速其设计编译时间，而保持结果质量不变，甚至提高结果质量。

设计人员可能希望在设计主体完成后，在设计后期修改或优化一个特定模块时，采用编译增强技术。

在这种情况下，他们可以保持没有改动的模块性能不变，缩短后面迭代的编译时间。

编译增强特性在有些情况下，能够同时有利于缩短编译时间和达到时序逼近。

设计中有些分区丢失或不完整时，该特性还可以用于对其他分区进行编译和优化。

设计分区和设计层次通常的设计实践是生成模块化或层次化的设计，对实体分别进行设计，然后在高级工程中例化，形成一个完整的设计。

编译增强技术对设计中的每个实体不自动处理为设计分区；设计人员必需在该工程顶层以下，指定一个或多个层次。

生成分区使编译器不对整个分区边界进行优化，但仍可以通过对每个分区分别进行综合和布局，来实现编译增强技术。

层次设计使边界独立的分区能够采用编译增强技术。

由于分区必需由层次化的边界进行隔离，因此分区无法成为一个层次化实体中逻辑的一部分。

形成一个分区后，该分区的每个层次化实体成为同一分区的组成。

设计人员能够在一个已有分区中，为该层次化实体生成新的分区，在这种情况下，新分区中的实体不再是更高级别分区的组成部分。

设计分区和物理区域编译增强特性的设计分区为逻辑分区，有别于器件平面布置图中的物理区域，在平面布置图中，对大小和位置进行了规定。

一个逻辑设计分区不是指器件的物理部分，不用于直接控制逻辑布局。

一个逻辑设计分区在设计层次之间建立一个虚拟边界，因此每个分区分别进行编译，彼此之间不会发生逻辑优化。

在采用编译增强技术建立设计时，建议设计人员将每个设计分区分配给一个物理区域，来提高结果质量。

生成设计分区的建议设计人员规划设计时，应牢记每个分区的大小和围，以及设计中的不同部分在设计过程中会怎样变化。

由于采用分区时，不会出现交叉边界优化，设计结果质量以及性能会随着分区数量的增加而下降。

因此，尽管更多的分区能够更大的缩短编译时间，设计人员还是应该限制分区数量，防止结果质量下降。

在ASIC设计流程中，设计人员要记录每个分区的输入和输出端口，尽可能避免越过分区边界的任何时延。