8QUARTUS使用及原理图设计

选择60微秒 比较合适
(5) 加上输入信号。
(6) 波形文件存盘。
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-12 为输入信号设定必要的测试电平或数据
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电子信息工程学院图4-13 保存仿真波形文件
(7) 运行仿真器。 选择仿真器
图4-14 运行仿真器
(10) 包装元件入库。
选择菜单“File”→“Open”，在“Open”对话框中 选择原理图编辑文件选项“Graphic Editor Files”， 然后选择h_adder.gdf，重新打开半加器设计文件。
然后选择如图4-5中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的 单一元件(Symbol)，并被放置在工程路径指定的目录 中以备后用。
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1.新建工程
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1.新建工程
可先在电脑中建 立工程项目存放 的目录如：
D:\EDA_book\cod e\Chapter2\BiJiao Qi
1.新建工程
工程项目目录 项目名称 项目顶层设计实体名称
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步骤3：将设计项目设置成工程文件(PROJECT)
首先点击这里
最后注意此路 径指向的改变
然后选择此项， 将当前的原理图 设计文件设置成
工程
注意，此路径指 向当前的工程！
Q图UA4R-T5US将使用当及前原设理计图 文件设置成工电子程信文息件工程学院
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QUARTUS使用及原理图
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4
4.时序仿真
波形文件
4.时序仿真
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4.时序仿真
鼠标在该处单击右键，出现 子菜单，选择Insert Node or Bus命令
4.时序仿真
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QUARTUS使用及原理图
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4.时序仿真
设置仿真时间长度：默认为1us，通常将其设置为100us
4.时序仿真
设置网格尺寸：默认为10ns， 由于竞争冒险的存在，在仿 真时信号波形和大量毛刺混 叠在一起，影响仿真结果， 通常设置为500ns
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一位全加器可由两个一位半加器完成。 为全加器新建工程，并将半加器生成的符号文件
和原理图文件（.bdf）都拷贝到全加器工程目录 中。
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全加器
原理图设计实例（Maxplus II）
半加器 全加器
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原理图绘制区
2.编辑原理图设计文件
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2.编辑原理图设计文件
比较器的原理图
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2.编辑原理图设计文件
双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键，在弹出 的选择对话框中选择Insert-Symbol，也会弹出该对话框。
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运行仿真器
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(8) 观察分析半加器仿真波形。
图4-15 半加器h_adder.gdf的仿真波形
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选择时序分析器
输入输出 时间延迟
图4-16 打开延时时序分析窗 (9Q)U为AR了TU精S使确用测及量原理半图加器输入与输电出子波信息形工间程的学延院时量，可打开时序分析器.
连接各个元件符号：把鼠标移置一个input元件连接处，单 击鼠标左键，移到要与之相连的非门元件的连接处，松开 鼠标即可连接两个要连的元件。
2.编辑原理图设计文件
设定各输入、输出引 脚名：双击任意一个 input元件，将会弹出 右图所示的引脚属性 编辑对话框
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基本元件库 Logic子库包含与门、或门和非门
重复-插入模式选否 作为流程图模块插入符号选否
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2.编辑原理图设计文件
2.编辑原理图设计文件
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2.编辑原理图设计文件
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设计流程归纳
2位十进制数字频率计设计
用74390设计一个有时钟使能的两位十进制计数器 (1) 设计电路原理图。
图4-23 MAX+plusII一般设计流程
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3.编译设计文件
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3.编译设计文件
RTL阅读器窗口的右边，是过程设计结果的主窗口，包 括设计电路的模块和连线，RTL阅读器的左边是层次列 表，在每个层次上一树状形式列出了设计电路的所有 单元。层次列表的内容包括以下几个方面：
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1.新建工程
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AHDL文本文件 流程图和原理图文件
网表文件 在线系统文件 Verilog HDL文本文件 VHDL文本文件
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2.编辑原理图设计文件
工程文件名
绘制工具
消去这里的勾， 以便方便设置 输入电平
图4-9 列出并选择需要观察的信号节点 图4-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
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选择END TIME 调整仿真时间
区域。
图4-11Baidu Nhomakorabea设定仿真时间
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选择编译器
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编译窗
完成编译！
步骤5：时序仿真
首先选择此项， 为仿真测试新 建一个文件
选择波形 编辑器文件
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(1)
建立波形文件。
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从SNF文件中 输入设计文件
的信号节点
SNF文件中 的信号节点
8 QUARTUS使用 和原理图设计
Quartus II软件界面
原理图设计步骤
1. 建立工程项目（工程目录、名称和选择合适器件）
2. 编辑设计图形文件（放置元件、连线、设定输入 输出管脚名称）
3. 编译设计图形文件（检查电路是否有错误）
4. 时序仿真设计文件（得到仿真波形验证设计结果）
5. 生成元件符号
（1）实例Instances，能够被展开成低层次模块或 实例；
（2）原语Primitives，不能被展开为任何低层次模 块的低层次节点；
（3）引脚Pin，当前层次的I/O端口，如果端口是总 线，也可以将其展开，观察到端口中每一个端口的信 号；
（4）网线Net，是连接节点的连线，当网线是总线 时也可以展开，观察每条网线。
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输入引脚： INPUT
输出引脚： OUTPUT
将所需元件全部调入原理图编辑窗
将他们连接 成半加器
连接好的原理图
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首先点击这里
文件名取为： h_adder.gdf
注意，要存在 自己建立的
文件夹中
连接好原理图并存盘
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步骤4：选择目标器件并编译
首先选择这里
器件系列选择 窗，选择ACEX1K
系列
根据实验板上的 目标器件型号选 择，如选EP1K30
注意，首先消去
这里的勾，以便
使所有速度级别
的器件都能显示
出来
图4-6 选择最后实现本项设计的目标器件
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对工程文件进行编译、综合和适配等操作
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4.时序仿真
5.生成原件符号
执行File-Create/Update-Create Symbol File for Current File 命令将本设计电路封装成一个元件符号，供以后在原理图编 辑器下进行层次设计时调用。
QUARTUS使用及原理图
RTL阅读器是观察和确定源设计是否实现了设计要 求的理想工具。
执行仿真验证设计功能之前使用RTL阅读器查找设 计中的问题，可以在设计早期发现问题，为后期 的验证工作节省时间。
当设计通过编译后，选择QuartusⅡ主窗口Tools 菜单下Netlist Viewers\RTL Viewer命令，弹出 RTL阅读器窗口
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半加器--调入原件
半加器--连线
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半加器--端口命名
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全加器
半加器经过时序验证无误后，生成一个符号文件 （.bsf）
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5.生成原件符号
生成的符号存放在本工程目录下，文件名BiJiaoQi， 文件后缀名.bsf
原理图设计实例
半加器 1. 调入原件 2. 连线 3. 端口命名 4. 存盘编译 5. 时序验证 6. 生成符号
全加器
QUARTUS使用及原理图
图4-21 在顶层编辑窗中设计好全加器 (3) 将当前文件设置成Project。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。
QUARTUS使用及原理图
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图4-22 1位全加器的时序仿真波形 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
QUARTUS使用及原理图
全编译操作简单，适合简单的设计。对于复杂的设计，选 择分步编译可以及时发现问题，提高设计纠错的效率，从 而提高设计效率。
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3.编译设计文件
RTL阅读器：在设计的调试和优化过程中，可以使 用RTL阅读器观察设计电路的综合结果，同时也可 以观察源设计如何被翻译成逻辑门、原语等
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1.新建工程
选择Cyclone系列
QUARTUS使用及原理图
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选择器件的封 装形式、引脚 数目和速度级 别约束可选器 件的范围。
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1.新建工程
1.新建工程
询问是否选择其他EDA工具
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显示由新建工程指南建立的工程文件摘要
注意项目 顶层设计 实体名称 必须和项 目名称保 持一致。
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QUARTUS使用及原理图
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1.新建工程
可以在File空白处 选择添入已存在的 设计文件加入到这
个工程中，也可以 使用User Library Pathnames按钮把 用户自定义的库函 数加入到工程中使 用，完成后按Next 按钮进入下一步。
点击“LIST”
(2) 输入信号节点。
图4-8 从SNF文件中输入设计文件的信号节点
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最后点击“OK”
图4-9 列出并选择需要观察的信号节点
用此键选择左窗 中需要的信号 进入右窗
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(4) 设定仿真时间。
(3) 设置波形参量。
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全加器
(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口
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在顶层编辑窗中调出已 设计好的半加器元件
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(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。
(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输 入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
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3.编译设计文件
QuartusⅡ软件中的编译类型有全编译和分步编译两种。 全编译的过程包括分析与综合（Analysis & Synthesis
）、适配（Fitter）、编程（Assembler）、时序分析 (Classical Timing Analysis)这4个环节，而这4个环节 各自对应相应的菜单命令，可以单独分步执行，也就是分 步编译。