Concept_HDL原理图设计002
CADENCE应用---HDL原理图+Allegro基本操作
CADENCE应⽤---HDL原理图+Allegro基本操作HDL原理图+Allegro基本操作1.启动Project Manager操作可以通过开始菜单栏或者桌⾯快捷⽅式启动Project Manager；Project Manager⽤于整个⼯程的维护，可以打开及编辑原理图、PCB，更新⽹表等操作。
打开后的Project Manager见下图：layout阶段主要使⽤OpenProject；2.原理图与PCB打开操作介绍A.Project Manager默认选择下图所⽰版本B．点击Project Manager界⾯中的OpenProject按钮，选择需要打开的⼯程；C．需要选择的⽂件为cpm后缀的⽂件，见下图：D．选择cpm⽂件后，打开后的Project Manager界⾯如下图所⽰：E.说明：①⼯程需要完整，不能缺失⽂件，否则打开容易出错；客户提供⽂件要提供完整的⼯程⽂件夹；②PCB需要放在physical⽂件夹下，这样才能⽅便后续的同步更新⽹表及PCB与原理图同步关联；physical⽂件夹是worklib⽂件夹的⼦⽂件夹；3.更新⽹表操作HDL更新第⼀⽅⽹表有2种操作：A．直接⽣成⽹表，然后在PCB中导⼊⽹表不勾选update PCB…，⽣成的⽹表在packaged⽂件夹下；PCB中导⼊⽹表操作：如下图，选择HDL格式，Import directory需要⽹表所在位置；B．第⼆种⽅法：直接同步关联，在⽣成⽹表的同时对PCB进⾏更新；在export physical时勾选下图所⽰“update PCB …”，PCB⽂件放在physical⽂件夹下；其中“1”选择的为需要更新⽹表的PCB⽂件；“2”为更新⽹表之后的PCB；建议此处命名和“1”处做区分；点击OK，进⾏⽹表更新，直⾄提⽰完成为⽌；更新⽹表时，不要打开PCB⽂件；4.原理图和PCB关联操作在Project Manager界⾯分别打开PCB和原理图⽂件，此时的PCB和原来图时关联的关系；原理图与PCB抓取器件操作：A．在PCB中启动移动命令；B．切换到原理图界⾯，选择symbol；如下图，只勾选symbol；C．在原理图中框选器件，被框选的器件会⾼亮：使⽤如下图命令进⾏器件框选；上图所⽰命令的图标显⽰如下图，可以将图标调出，放在⼯具栏，⽅便使⽤；D. 关于抓取器件的具体操作：1启动框选命令；2⿏标在原理图适当位置单击⼀下；3然后移动⿏标，出现⼀个矩形框，此矩形框随⿏标移动⽽变化尺⼨；4想要框选的器件都在或者⼤部分都在框内时，单击⿏标左键；5.完成框选，被框选的器件⾼亮，如下图：6.移动⿏标光标⾄任意被⾼亮器件上，单击⿏标中键，此时被框选器件会闪动；7.闪动结束，则PCB中对应器件被选中；此时切换到allegro界⾯，在PCB上点击⼀下⿏标左键，则被选中的器件随⿏标移动；E．其他a.⾼亮器件类似上述操作；b．在原理图中查找器件命令：Ctrl+F；…..。
ConceptHDL原理图设计(图文运用)
Allegro Design Entry HDL原理图输入方式孙海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。
设计者在HDL 环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。
一、进入Design Entry HDL用户界面进入HDL原理图输入界面的步骤如下。
1、执行“开始/程序/Cadence 16.3/Design Entry HDL”命令，将弹出产品选择对话框2、进入产品界面，弹出Open Project对话框其中Open Recent用以打开最后运行的项目；Open Open an Existing Project用以打开一个已有的项目；Create a New Project用以新建一个项目。
3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保存位置，如下图。
4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、点击下一步，进入Design Name对话框，Library中选择需要的元件库，Design中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步，进入Summary对话框，显示前面步骤所设置的所有内容。
7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：（1）标题栏——显示文件所在路径和文件名称；（2）菜单栏——项目所有相关操作的集合；包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗口菜单和帮助菜单。
cept+HDL原理图设计(3)
原理图设计的后处理在前面两节课学习了平铺原理图和层次原理图的绘制之后，接下来的工作就是对整个项目的后处理阶段包括：打包、全局检查、输出以及打印等。
在接下来的步骤中，首先要做的就是原理图设计的打包，否则，将不能进行后面的操作。
一、原理图设计打包原理图设计的打包就是将原理图设计的整个项目的信息进行整合，使之成为一个整体。
因此，所有全局类的操作及整个项目的输出必须在打包后才能进行。
运行打包操作有两种方法：1、在原理图设计页面中选择菜单栏中的File/Export Physical命令；2、在项目管理界面中左键单击Design Sync按钮，在弹出的菜单中选择Export Physical命令。
采用以上任何一种操作，都可以打开打包界面，如图7_60所示。
7_60Export Physical界面共包括3个部分的内容：1）Package Design：原理图打包设计项。
选中此项表示要进行原理图设计的打包。
其各选项设置的意义分别是：Preserve：保留上一次的所有打包信息。
默认项为此项，建议在一般情况下选择此项，因为选择此项不会对PCB产生影响，只是对原来信息的一个覆盖过程。
Optimize：将设计重新打包成一个更紧凑的设计。
Repackage：忽略原有的打包信息，将设计重新打包，重新生成打包信息。
Advanced：此项设置为原理图打包的详细设置，界面如图7_61所示，一般不需要修改。
7_612）Regenerate Physical Net Names：对所有的网名生成物理网名。
只有在两种情况下才选择此项：1、改变了网名的长度没有选择Repackage选项；2、将设计导入到Cadence13.6版本或者更早的版本。
3）BackAnnotate to Schematic Canv：反标原理图项，选中此项将打包的信息如位号、规则等信息反标回原理图中。
注意，此处不是将PCB中的信息反标回原理图，而是更新由于原理图的变更而产生的信息。
Concepthdl：concepthdl
Concepthdl管脚名字不能使用非法字符如tx[15]，改为tx15。
不然会报找不到实体名字的错误Concepthdl grid选项logic grid（预定义0.100 x 5）指在hdl上作图时，图上grid的分辨率，symbol grid（预定义0.050 x 2）指画原件符号本身时grid的分辨率。
如果在画图时出现划线对不上管脚的情况可以减小logic grid的分辨率。
Document grid（预定义0.100 x 5）不清楚Allegro做pcb板步骤总结1 作michanical板子边框，rooute keepin ，package keepin。
标注板子2 place component，先设计基本规则，注意如果有bga器件或者需要自动扇出的器件，要先扇出后再对具体网络进行规则设计如差分对，管脚对等，另外规则设计最好一次完成，考虑到所有情况，而且以后不再更改。
3 定义各个平面层包括加入的虚拟电源平面层，但不copper，多电源且只有一个电源平面层时可以先不定义分割vcc层4 先布需要手动布线的器件，如果有swap pin要先反标回原理图，然后自动布线完成设计。
5 自动布线完毕检查pcb，进行必要的修改gloss，然后检查是否有没连接网络，有无对设计有重大影响的drc 错误，当一切确认无误后，重新排列元件序号位置。
板子上需要加text注明的地方加text6copper各个平面层和信号层，出光绘在做gnd和power封装时，注意需要设置hdl_power属性使其变成一个网络符号。
还有如果封装符号不一样，将会导致packet-xl出错，删除packages，使用symbol重新产生即可传到allgro，封装不可见或不正确的情况。
如果是.dra的情况，修改Sch中元件JEDEC_TYPE的value使其指向正确的值。
（可以用part developer打开元件，重新设置属性，save退出，关闭原理图，重新打开即可以更新原理图重要修改元件的属性）如果是封装中的*.pad不可见，重新修改或创建pad。
Cadence-HDL学习
1Cadence HDL学习1.1原理图设计步骤:建立项目:1.2Create Design Project, 输入Project 名称, 输入Design名称映射原理图库:1.3通过修改Setup中的cds.lib, 如果增加某个库, 可按照下列例子进行：define classlib ../classlib。
如果成功, 可在备选的库中看到classlib。
注意, 一定要小写字母, 大写字母带来不确定的问题。
1.4映射PCB库1.5在Project Setup-Tools, 选中PCB Editorsetup-Design_paths的padpath跟psmpath要选择库文件在的路径。
1.6其它设置在Project Setup-Tools-Design Entry HDL 设置General schematic settings, 具体设计看conHDLFTB_15.7.pdf page45。
设置chematic Grid Settings1.7设置Custom Vrariables, 之后就可保存并打开DE HDL了。
1.8设置原理图环境1.9View-Toolbars, 选中常用的几个, add, adit group,standard等。
1.10添加器件,画原理图1.11增加offpage connectors1.12检查设计1.13T ools-Check, 根据提示修改错误或者保存设计。
1.14打包原理图手动或者自动（在打包时候自动添加）添加元器件编号。
手动的话, 鼠标放在器件的上方, 右键看到菜单中的Attribute选项, 修改$LOCATION的值即可。
1.15选择File-Export Physical, 注意不选Update PCBEditor Board(Netrev), 但是选中Backannotate Packaging Properties to Schematic Canvas.1.16运行Rules Checker1.17在Project Manager 窗口, 选中Tools-Rules Checker:选中Logical 环境中的loading_io_checks.rle 以及net_name_checks_rle1.18运行Crefer在Project Manager Toos-Crefer, 选中Options, 在Cref Data File选项中, 找到合适的路径（User1/ftb/setup）, 选中cref.dat, 点击Open。
CO_PLC2002D原理图
英文标注
SCHALKE 供货
SCHALKE 供货
ANTENNA
ANTENNA
c b a
付继鑫 付继鑫
孙元华
A3
马洪斌
30/01/2007
马钢7.63米地面协调系统 2002D
大连重工·起重集团有限公司
19
操作及监视系统 2002DX.712
5
=111.712 +9505
电路图
B
中文标注
装煤车中部 CDQ 侧无线通讯箱 CC-MIDDLE CDQ ACCESS POINT BOX
ANTENNA
ANTENNA
c b a
付继鑫 付继鑫
孙元华
A3
马洪斌
30/01/2007
马钢7.63米地面协调系统 2002D
大连重工·起重集团有限公司
19
操作及监视系统 2002DX.712
1
=111.712 +9501
电路图
B
中文标注
装煤车熄焦塔侧无线通讯箱 CC-QT ACCESS POINT BOX
16
17
18
19
20
21 W019 : 2 W020 : 1
-X30:
W021 : 2
W018 : 1
W018 : 2
W019 : 1
c b a
付继鑫 付继鑫
孙元华
A3
马洪斌
30/01/2007
马钢7.63米地面协调系统 2002D
大连重工·起重集团有限公司
4
W020 : 2
22
AC230V电源系统
c b a
付继鑫 付继鑫
孙元华
A3
ConceptHDL原理图设计
AllegrｏDesign EnｔrｙHＤL原理图输入方式孙海峰Ｄeｓign EntrｙHDＬ就是Cadence公司原有得原理图设计输入系统,提供了一个全面、高效、灵活得原理图设计环境,具有强大得操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图与平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegrｏ工具很好得集成在一个工程中,可很方便得实现原理图到PＣB得导入,以及PCＢ改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程,我来详细阐述DesiｇｎEntry HDＬ原理图得输入方式。
一、进入DeｓigｎEｎtry HDL用户界面进入ＨＤＬ原理图输入界面得步骤如下.1、执行“开始/程序/Cａdencｅ１６、3／Design Entry HDL”命令,将弹出产品选择对话框２、进入产品界面,弹出Open Prｏjｅct对话框其中OpｅｎRｅcｅnt用以打开最后运行得项目；Open Open an ExisｔinｇＰrｏject用以打开一个已有得项目;Create a Nｅw Ｐrojｅct用以新建一个项目。
3、点击Ｃrｅａtｅa NｅｗProject新建项目，则进入新建项目向导,填入新建项目名称与保存位置，如下图。
4、点击下一步,进入Prｏjｅct Librarieｓ对话框,在可用元件库中为项目添加元件库5、点击下一步，进入Design Naｍe对话框，Ｌiｂｒaｒy中选择需要得元件库,Ｄesign 中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步,进入Summary对话框,显示前面步骤所设置得所有内容。
７、点击Finｉｓh按钮,在接下来得对话框中均确定就可以完成项目得新建,并出现原理图工作界面。
其中:(1)标题栏——显示文件所在路径与文件名称;（2）菜单栏——项目所有相关操作得集合;包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、ＲF—PCB菜单、工具菜单、窗口菜单与帮助菜单。
ConceptHDL原理图设计说明
Allegro Design Entry HDL原理图输入方式海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。
一、进入Design Entry HDL用户界面进入HDL原理图输入界面的步骤如下。
1、执行“开始/程序/Cadence 16.3/Design Entry HDL”命令，将弹出产品选择对话框2、进入产品界面，弹出Open Project对话框其中Open Recent用以打开最后运行的项目；Open Open an Existing Project用以打开一个已有的项目；Create a New Project用以新建一个项目。
3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保存位置，如下图。
4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、点击下一步，进入Design Name对话框，Library中选择需要的元件库，Design中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步，进入Summary对话框，显示前面步骤所设置的所有容。
7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：（1）标题栏——显示文件所在路径和文件名称；（2）菜单栏——项目所有相关操作的集合；包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗口菜单和帮助菜单。
cept+HDL原理图设计(2)
Concept HDL原理图设计（二）层次原理图的设计在本章前面章节中，主要讲述了原理图的绘制方法，这一节主要讲述层次原理图的设计方法。
由前面所讲内容可以看出，层次原理图的设计使得原理图的设计更加清晰明了，各模块功能一目了然。
下面将详细讲述层次原理图的设计方法。
一、层次化设计的特点层次化设计技术使用符号代表功能，大大地减少了冗余的信息，并且功能模块能够重复调用，加强了团队合作性。
Design Entry HDL支持两种层次化的设计方法：自上而下的设计（TOP-DOWN）和自下而上的设计方法（DOWN-TOP）。
1、自上而下的设计方法自上而下的设计方法就是首先在顶层图（在创建项目的时候为TOP）中，定义模块（BLOCK），然后在各个模块中进行原理图的设计。
进入到顶层原理图之后，首先规划模块BLOCK1、BLOCK2等。
选择菜单栏BLOCK/ADD或者单击模块工具栏中的按钮来完成模块的添加，在添加的时候软件会自动以BLOCK1、BLOCK2等来给模块命名，如图7_46所示。
7_461）、模块名字的更改选择菜单栏中的BLOCK/Rename命令，在弹出对话框中输入新的模块名字，比如POWER，如图7_47所示。
单击“ok”，可以看到新输入的名字将跟随鼠标一起移动，将鼠标移动到要更改名字的模块上面，点击鼠标左键，BLOCK就会自动地更改为新输入的名字，如图7_48所示。
7_477_482）、模块的移动模块的移动和元件的移动是一样的，此处不再赘述。
3）、模块大小的调整选择菜单栏中的BLOCK/Stretch命令或者选择模块工具栏中的按钮，然后左键单击模块的边沿，松开鼠标左键后，拖动鼠标即可改变模块的大小，达到合适尺寸后再次单击鼠标左键即可完成调整。
4）模块管脚的添加选择菜单栏中的BLOCK/Add Pin/Input Pin（或者Output Pin、Inout Pin）命令，也可以直接选择模块工具栏中的按钮，弹出如图7_49所示对话框，在弹出的对话框中依次添加信号名（输完网络名后，回车输入下一个网络名），如图7_50所示。
Cadence concept HDL 学习笔记
Cadence concept HDL 学习笔记自己的一些学习心得，用作备忘录，以后用起来查找比较方便。
如果有人要转载或用作其它地方，必须先经过本人同意。
如果你觉得有用，保存一份到自己的电脑上，那是不用通知我的。
使用的软件：Cadence concept HDL psb15.7 for windows 和Allegro 15.7 for windows。
1原理图到PCB设计的流程：1.1建立新的项目并做相应的设置（元件库、图纸类型等）；1.2原理图输入，同时创建新的原理图元件；1.3打包设计；1.4Allegro PCB设计（导入网表，创建新的元件封装，如果原理图有新的更改也要同步进来）；1.5项目归档。
2学习计划：2.1熟悉工具软件的设置、文件管理模式等；2.2按照PCB的设计流程，一步一步完成；2.3每一步都需要实际操作，并做详细笔记；3学习笔记：3.12009年4月14日:3.1.1认识各步骤需要使用的软件：3.1.1.1Library Explorer：元件库管理；3.1.1.2Part Developer：原理图元件建立；3.1.1.3Concept HDL：原理图输入软件；3.1.1.4Package Designer：PCB封装建立；3.1.1.5Allegro：PCB设计；3.1.1.6Pad Designer：焊盘设计；3.1.1.7Project Manager：项目管理器。
3.2Library Explorer：3.2.1打开“Library Explorer”，建立一个新的元件库mycomponents，选择管理方式和工作目录；3.2.23.2.3然后就可以看到自己的元件列表了，因为是新建立的，自能看到一些cadence的标准符号库；3.2.4新建元件，输入新的元件名：3.2.53.2.6右击新建的元件名，在菜单选择“Part Developer”，进入元件设计：3.2.73.3Part Developer：3.3.1在正式使用之前要做些全局参数的设置：3.3.1.1T ools->setup:3.3.1.2S etup:3.3.1.33.3.1.4S etup->Package:3.3.1.5不同的元件类型选择不同的前缀，这里是建的一颗IC，前缀选“U”。
Cadence原理图库的制作及使用(二)
Cadence原理图库的制作及使用（二）在上一节中，我们讲述了一种原理图库的制作方法：使用封装编辑器创建封装，然后生成符号。
在本节内容当中，我们将要讲述另外一种制作方法：先创建符号，然后由符号得到封装。
本节将要讲述另外一种方法：从符号得出封装。
根据前面章节叙述的内容首先创建一个库项目，进入如图5_33所示界面。
5_33然后点击“File/Change Product”，进入如图5_34所示界面，选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。
5_34单击图5_33中“Part Developer”，进入库设计软件界面，如图5_35所示。
5_35选择File菜单中的New/Cell选项，出现如图5_36所示对话框。
5_36有些元件有多个相同的功能组，需要创建单个功能组的符号和整个元件的符号以方便原理图设计，满足设计的不同需求。
创建符号的方法如下：1、输入sizeable管脚并通过符号编辑器创建符号；2、创建封装；3、创建必要的通道；4、通过拷贝sym_1来创建sym_2；5、确定sym_2的SIZE属性并添加HAS_FIXED_SIZE 属性。
在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作74HC04的原理图元件库，在空白栏处输入74HC04，单击确定，出现如图5_37所示界面。
5_37选择左边项目栏中的symbols选项，右键点击弹出如图5_38所示界面。
5_38选择弹出菜单中的“New”选项，左键点击之后界面如图5_39所示。
5_39在右边界面当中选择“symbol pins”选项卡，界面如图5_40所示。
5_40左键点击“Pins”选项卡，弹出如图5_41 所示菜单。
选择“Add”选项，打开如图5_42所示界面。
5_415_42在该例子中，我们选择【Sizeable】单选框，74HC04芯片有一个输入管脚A，一个输出管脚Y，共有六个slots。
concept hdl操作指导书
concept hdl操作指导书Concept HDL操作指导书第一部分：介绍概念HDL（硬件描述语言）是一种用于设计和模拟数字电路的语言。
它可以描述电路的行为和结构，并通过模拟和综合工具来验证和实现电路功能。
本操作指导书将引导您了解概念HDL的基本概念和操作步骤，帮助您更好地掌握这一强大的工具。
第二部分：概念HDL基础2.1 概念HDL简介概念HDL是一种高级硬件描述语言，它是在Verilog和VHDL的基础上发展而来的。
它提供了一种简洁、灵活的描述电路的方式，可以帮助设计人员更高效地完成电路设计任务。
2.2 概念HDL的特点概念HDL具有以下几个特点：- 简洁易读：概念HDL使用简洁的语法和丰富的关键字，使得电路描述更加清晰易读。
- 高度可维护性：概念HDL支持模块化设计，可以将电路分解为多个模块，提高了设计的可维护性。
- 强大的仿真能力：概念HDL提供了强大的仿真功能，可以帮助设计人员验证电路的功能和性能。
第三部分：概念HDL操作步骤3.1 创建工程在使用概念HDL之前，首先需要创建一个新的工程。
在创建工程时，需要指定工程的名称和保存路径。
3.2 添加模块在工程中添加模块是进行电路设计的第一步。
在概念HDL中，可以通过定义模块的输入输出端口和内部信号来描述电路的行为和结构。
3.3 设计电路设计电路是概念HDL的核心任务之一。
在设计电路时，需要根据需求和规范来定义电路的功能和结构。
可以使用概念HDL提供的逻辑门、寄存器等基本元素来描述电路。
3.4 仿真电路在设计电路完成后，需要对电路进行仿真，以验证电路的功能和性能。
可以使用概念HDL提供的仿真工具来进行仿真，并观察电路的输入输出波形。
3.5 优化电路在仿真过程中，可能会发现电路存在一些问题或性能不足的地方。
此时，可以对电路进行优化，以提高电路的性能和可靠性。
第四部分：总结概念HDL是一种强大的用于设计和模拟数字电路的工具，它可以帮助设计人员更高效地完成电路设计任务。
Cadence Design entry HDL 教程
Design entry HDL 教程Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。
在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。
在此教程中，我们将比较详细的介绍concept的使用。
在concept中有两种操作模式：post-select和pre-select。
在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。
（后续章节，我们将会具体介绍）Concept在整个PCB设计流程中所处的位置：在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。
在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。
本教程包含三大章节：第一章：创建一个项目在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。
第二章：原理图的绘制：在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。
第三章：原理图绘制的高级应用：在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目内容概要：●第一节概念1、什么是库2、什么是cds.lib file3、什么是project file●第二节创建一个项目（project）●第三节用project setup 来增加库第一节概念在cadence中，一个project包含如下的对象：1、涉及到的库；2、本地库（design libraries）3、Cds.lib 文件4、Project file（.cpm）接下来，将详细介绍什么是库？从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。
Concept_HDL原理图设计002
第七章Concept HDL原理图设计本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。
一、原理图设计的基础在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。
根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。
原理图设计的基本要求是：规范性、可读性、美观性。
1、原理图设计的规范■图幅的使用要统一对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。
在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。
每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。
■各功能布局的统一性在一页原理图中，各个功能布局要注意统一性。
如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。
■网络命名统一1）电源和地的命名统一。
如：3V3（3.3V的电源）、2V5（2.5V的电源）、5V（5V的电源）、GND（地平面）、PGND（保护地）等。
2）差分信号命名统一。
如：用P来代替+，用N来代替-。
3）全局网名统一用“\G”来表示。
4）总线的命名统一用“<M..N>”来表示。
5）低有效信号统一用“_N”来表示。
6）数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用ADDR来表示等。
■网名、位号、属性等的字体要大小适中，便于阅读■元件的摆放整齐有序、布局合理2、原理图设计的流程进行一个项目的原理图设计，主要分为3个阶段。
■设计前准备阶段此阶段主要是设计前的准备工作。
包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。
cadence安装、原理库建库和Concept-HDL使用手册
cadence安装、原理库建库和Concept-HDL使用手册Cadence SPB 15.5使用手册本手册仅供交流，甘振华一、Cadence SPB 15.5 安装方法：先在安装盘路径设置cadence_license文件夹，将cadence15.5源文件的crack文件夹中license.lic文件拷贝至cadence_license文件夹里。
设置环境变量：LM_LICENSE_FILE = ******\license.lic , 指向此SPB 15.5 的LIC 路径。
打开安装源文件disk1，运行setup.exe，接受协议，直接安装products。
License Manager 信息为空，直接Next。
填写用户信息。
Control file为空，直接Next。
设置安装路径。
Products 全选。
设置工作文件夹路径。
IntelliCAD 可选件，可任选是否安装。
Footprint Viewer 设为默认。
安装文件夹设为默认，点击Next开始安装程序。
安装过程中………………………..，两个extension选择默认“否”确定：无license.dat 警告。
确定：安装库提示信息。
选择不马上重启计算机，并确定需重启信息，以便继续安装Cadence库文件。
二、安装concept HDL原理库打开源文件夹的disk4，运行setup.exe文件，安装concept HDL 库文件。
库Component的选择，PSpice可任选。
点击Next进行安装库文件。
安装过程中……………………………….安装结束，点击finish。
安装信息检查与修正检查环境变量LM_LICENSE_FILE = ******\license.lic是否被更改若选择安装了PSpice库，则需修正元件库cds.lib 。
打开安装路径下（D:\Cadence\SPB_15.5\share\library）的cds.lib，使用写字板打开编辑：将DEFINE spiceelem ./spiceelem修改为：DEFINE spice_elem ./spice_elem末行留一空行并存储。
ORCAD库元件转换为ConceptHDL库元件
Cadence ORCAD库转换为ConceptHDL原理图库方法Cadence支持从ORCAD库元件转换为ConceptHDL库元件，有二种方法：既可以直接转换单一元件，也可以多个元件一起转换。
注意选择使用 Allegro PCB Librarian XL(PCB Design Expert 的license。
一、单一元件从ORCAD库转换为ConceptHDL库1.打开Library Explorer，建立一个工程，选择New Library。
2.选择 Non->>>DM3.工作目录自己决定，点选下一步，直至完成，然后关闭工程。
4.选择Tools->Library Tools->P art Developer5.在part developer中，选择file菜单中的import and export6.点选 Import Capture Part ( Windows Only), 点击“Next”。
7.选择Capture元件，点击“Next”。
8.勾选 Master component alone，点击“Next”。
9.选定待存放的HDL目标库，点击“Finish”。
10.完成后就会出现下面的界面，说明器件转换成功。
器件转换成功后，只是一个symbol 而已，器件的文件夹也没有part table这个文件夹。
这个需要我们在器件的part table files中加入器件的相关信息（vendor，part number，CIG P/N 等等……）.11.右键点part table files 新建一个part.ptf文件。
右键点part.ptf->edit ，点击header，按照如下格式加入信息。
再part rows，点击add，然后在右边part rows填入相关信息，最后保存即可。
12.也可以使用快速建立器件part table files的方法。
用part developer打开转换好的器件库后，右键点part table files 新建一个part.ptf文件。
Cadence HDL与CIS原理图比较
Cadence两种原理图输入方式孙海峰Cadence SPB能够为电子设计人员提供从芯片、IC封装到PCB板设计所需的一切功能，它是一个完整的工具包，涵盖了芯片从设计制造到组装应用的整个生命链。
目前Cadence推出的最新版本是16.3版，大大优化了设计过程，并增加了许多实用功能。
Cadence SPB中除了包含大名鼎鼎的Allegro这个PCB设计工具外，还包含SiP、Package Designer、SigXplorer、System Architect等诸多IC封装和电路仿真工具。
针对PCB设计工具，其等级区分为：PCB基本设计工具——Allegro PCB Design HDL-L ，Allegro Design Entry CIS PCB专业设计工具——Allegro Design Entry HDL-XL ，Allegro PCB Design CIS-XL ，Allegro PCB Librarian-XL ，Allegro PCB Router-XL ，Allegro PCB SI-XLPCB高端设计工具——Allegro System Architect-GXL ，Allegro Design Entry HDL-GXL ，Allegro PCB Design CIS-GXL，Allegro PCB SI-GXL ，Allegro(R) PCB RF这里我主要来阐述Cadence SPB中Design Entry CIS与Design Entry HDL 这两种原理图输入方式有何区别。
其中CIS是进入OrCAD Capture原理图设计工具的入口，而HDL是进入Allegro Concept原理图设计工具的入口。
OrCAD Capture是被Cadence收购后才加入SPB的，由于其方便易用，已经成为一种被广泛采用的原理图设计工具，现在也能够与Allegro PCB Editor进行无缝连接。
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第七章Concept HDL原理图设计本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。
一、原理图设计的基础在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。
根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。
原理图设计的基本要求是：规范性、可读性、美观性。
1、原理图设计的规范■图幅的使用要统一对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。
在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。
每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。
■各功能布局的统一性在一页原理图中，各个功能布局要注意统一性。
如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。
■网络命名统一1）电源和地的命名统一。
如：3V3（3.3V的电源）、2V5（2.5V的电源）、5V（5V的电源）、GND（地平面）、PGND（保护地）等。
2）差分信号命名统一。
如：用P来代替+，用N来代替-。
3）全局网名统一用“\G”来表示。
4）总线的命名统一用“<M..N>”来表示。
5）低有效信号统一用“_N”来表示。
6）数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用ADDR来表示等。
■网名、位号、属性等的字体要大小适中，便于阅读■元件的摆放整齐有序、布局合理2、原理图设计的流程进行一个项目的原理图设计，主要分为3个阶段。
■设计前准备阶段此阶段主要是设计前的准备工作。
包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。
■设计阶段在准备工作都完成之后，就进入设计阶段开始设计工作。
这阶段主要包括：新建一个项目、Concept HDL的初始化的设置和原理图的绘制。
■设计后输出阶段完成了设计之后，要对原理图进行仔细的检查、打包原理图、导出物料表以及完成原理图的打印、输出工作，开始PCB 设计工作。
7_1图7_1是一个项目原理图设计的基本流程。
二、Concept HDL 的用户界面Concept HDL 是Cadence 公司的原理图输入工具，提供原理图输入与分析的一个真正的协同设计的环境。
其用户界面由标题栏、菜单栏、工具栏、设计窗口、状态栏以及命令控制窗口组成，如图7_2所示。
对于Concept HDL 界面的6个部分，标题栏显示当前所 得页面及页面状态，设计窗口就是整个设计所在的窗口，也就是图7_2中所示中间区域，命令栏是供用户写入命令的窗口（可以通过点击View/Console Window 来控制是否打开），状态栏是显示当前状态的一栏，包括样式、选中、使用库、栅格和鼠标位置坐标等。
下面分解详细讲解一下菜单栏和工具栏。
1、 菜单栏Concept HDL 的菜单栏是由13个下拉菜单组成，他们分别是：File （文件类）、Edit （编辑类）、View （查看类）、Component （元件类）、Wire （线类）、Text （字符类）、Block （模块类）、Group （群组类）、Display （显示类）、AMS Simulator （仿真类）、Tools （工具类）、Window （窗口类）、Help （帮助）。
1） File （文件类）文件类的下拉菜单中的命令主要包括：新建、打开、关闭及保存一个文件及转换（Revert ）、回复（Recover ）、移动（Remove ）、编辑页面，编辑层次图、更改序列号、输入\输出原理图信息、原理图打印相关的设置、推出等。
2） Edit （编辑类）编辑类的下拉菜单主要是对元件和线进行编辑的一些命令，如：后退\前进命令（Undo\Redo ）、移动、复制、排列、删除、镜像、旋转、层次图显示、创建圆\圆弧等。
7_23）View（查看类）查看类的下拉菜单的命令主要是控制整个界面的，如：缩放界面、界面的上下左右移动、以及界面中的控制栏、错误表示栏、命令栏是否打开灯。
4）Component（元件类）元件类的下拉菜单都是对元件进行操作的一些命令，如：添加元件、替换元件、替换元件的part（Version）、元件封装信息更改（Modify）、显示元件的引脚（Section）、交换\转换引脚（Swap Pins\Bubble Pins）、删除元件所有属性（Smash）等。
5）Wire（线类）线类的下拉菜单中主要包括：连线命令（Draw和Route）、添加网名（Signal Name）、总线网名（Bus Name）、总线符号设置（Bus Tap）、加连接点（Dot/Connection Point）、线加粗\细（Thick\Thin）、线样式选择（Pattern）等。
6）Text（字符类）字符类的下拉菜单主要包括：添加一个带属性字符（Property）、增加一个自定义的字符（Custom Text）、查看字符属性（Attributes）、分配电源\信号引脚模型（Assign Power\Signal）、更新当前页面的字符（Update SheetVariables）、更改字符（Change）、增加接口名字（Port Name）、设置字符大小（Set Size）、交换字符（Swap）、更改字符属性（Reattach）、属性显示格式选择（Property Display）等。
7）Block（模块类）模块类的下拉菜单的命令主要是针对模块的操作，在没有选中模块的时候，大多数命令都是不可选中的。
此下拉菜单命令包括：增加一个模块（Add）、模块名的更改（Rename）、模块大小的更改（Stretch）、模块上划线（Draw Wire 和Route Wire，模块上会自动增加引脚）、模块引脚的添加（Add Pin会有3种接口供选择：输入、输出、双向）及引脚的删除、更名、移动等命令。
8）Group（群组类）群组类的下拉菜单中的命令主要包括：创建一个组，设置当前组的组名、查看组的内容以及对当前组的移动、删除、复制、设置字符大小、选择颜色表示、高亮显示及元件更新等命令。
9）Display（显示类）显示类俄下拉菜单中的命令都是与项目中元件、网名等显示有关的，包括：高亮显示（Highlight）、去除高亮显示（Dehighlight）、属性的显示（Attachments）、颜色标示（Color）、显示元件信息（Component）、星号显示一个网名连接多处引脚（Connections）、显示任一点的坐标（Coordinate）、显示当前项目目录（Directory）、显示任意两点的距离（Distance）、显示历史操作（History）、显示定义的热键（Keys）、显示未保存定义（Modified）、显示网名（Net）、星号显示每个元件的原点（Origins）、星号显示每个引脚的位置（Pins）、显示选中元件的引脚名（Pin Names）、显示所有属性（Properties）、显示返回的信息（Return）、显示选中字符的大小（Text Size）等。
10）AMS Simulator（仿真类）仿真类的命令栏，其下拉菜单中的命令主要包括和仿真相关的命令，如：新建、编辑、删除一个仿真项、运行仿真、创建网表、查看网表、编辑模型、高级分析、反标仿真结果、编辑仿真结果等。
11）Tools（工具类）工具类的下拉菜单中包括命令：扩展设计（Espand Design）、取消扩展（Unexpand Design）、编辑模式（Occurrence Edit）、全局查找（Global Find）、全局导航（Global Navigate）、全局更新（Global Update）、打开约束管理器（Constraints）、检查原理图（Check）、查看错误（Error）、标识信息（Markers）、运行脚本文件（Run Script）、反标识原理图（Back Annotate）、仿真（Simulate）、层次编辑（Hierarchy Editor）、生成模块（Generate View）、元件管理（Part Manager）、模型分配（Model Assignment）、打包后运行项（Packager Utilities）、自动对比项（Design Sifferences）、设计统一（Design Association）、工具选项（Options）、工具栏定制（Customize）等。
12）Window（窗口类）窗口类的下拉菜单中主要都是与窗口相关的一些命令，如：新窗口、刷行窗口、层叠防止窗口、上下防止窗口、重排图标及当前显示项的选择。
13）Help（帮助类）帮助类的下拉菜单命令都是与帮助相关的一些命令，如：在线帮助、新版本更新项、此工具的学习机学习文档。
2、工具栏对于在该课程中使用的Concept HDL版本，其常用的工具栏如：标准工具栏（Standard）、模块工具栏（Block）、添加工具栏（Add）、编辑工具栏（Edit）、颜色工具栏（Color）、标记工具栏（Markers）、群组工具栏（Group）及仿真类的模拟工具栏（Analog）、无源工具栏（Passive）、有源工具栏（Source）、线性工具栏（Linear）、分立工具栏（Discrete）、混合工具栏（Misc）及快捷工具栏共14个工具栏组成。
Concept HDL的14个工具栏可以通过单击菜单栏中的View/Toolbars自己选择打开哪些工具栏，如图7_3所示。
7_31）标准工具栏（见图7_4）7_4 2）模块工具栏（见图7_5）7_5 3）添加工具栏（见图7_6）7_6 4）编辑工具栏（见图7_7）7_7 5）颜色工具栏（见图7_8）7_8 6）符号工具栏（见图7_9）7_9 7）群组工具栏（见图7_10）7_10 8）模拟工具栏（见图7_11）7_11 9）无源工具栏（见图7_12）7_12 10）有源工具栏（见图7_13）7_13 11）线性工具栏（见图7_14）7_1412）分立工具栏（见图7_15）7_1513）混合工具栏（见图7_16）7_1614）快速工具栏（见图7_17）7_17三、Concept HDL的使用本节主要讲解Concept HDL的使用，包括Concept HDL的启动、Concept HDL 的设置以及Concept HDL的基本操作等。
1、Concept HDL的启动打开或新建一个原理图设计项目有两种方式：1、通过项目管理器界面进入，此内容在前面章节已介绍过，此处不再赘述；2、通过点击“开始菜单/程序/Allegro SPB 15.5.1/Design Entry HDL”，出现如图7_18所示提示选择相应的License的界面。