ConceptHDL原理图设计
第10章 使用Design EntryHDL输入电路图
图10.1 参数设置对话框之1
第10章 使用Design EntryHDL输入电路图
cds.lib文件给出本设计项目的库列表和库所在位置。在 此文件中使用的命令部分为大写，库名称用小写。命令 语法及举例见表10-1。
表10-1 cds.lib文件中的命令语法及举例
命令 DEFINE <库名><路径目录
第10章 使用Design EntryHDL输入电路图
10.4 原理图库元件设计软件Part Developer
Allegro的原理图库元件设计软件Part Developer用于完成原理图绘图元件的建 立、编辑和校验等工作，包括符号、管脚信息以及列表数据等。它可以 从元器件厂商的PDF说明书中直接取用数据来形成图库元件，还可以利 用Excel电子表来输入元件数据，非常方便。
第10章 使用Design EntryHDL输入电路图
教学提示：DE HDL(Design Entry HDL)，以前的名称为 Concept HDL，它是Cadence公司自己开发设计的电子线路 图输入工具，因为早期版本的Studio和Expert现在分别称为 200系列和600系列，所以，对应地有Design HDL 220， 230和620，630等。开发人员可以利用它输入电路图，完 成平面或分层电路板的电子线路图设计工作。从DE HDL 环境中可以启动约束管理器，定义或编辑设计规则。DE HDL生成的信号网表(netlist)文件用于PCB Editor制版或使 用VHDL等工具进行板级仿真。OrCAD与Cadence合并之 后，其Capture软件改名PCB Design CIS，两者格式有所差 异，但在PCB Editor中同样使用。
图 10.2 使用 DE HDL 的 Options 菜单设置参数
ConceptHDL原理图设计(图文运用)
Allegro Design Entry HDL原理图输入方式孙海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。
设计者在HDL 环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。
一、进入Design Entry HDL用户界面进入HDL原理图输入界面的步骤如下。
1、执行“开始/程序/Cadence 16.3/Design Entry HDL”命令，将弹出产品选择对话框2、进入产品界面，弹出Open Project对话框其中Open Recent用以打开最后运行的项目；Open Open an Existing Project用以打开一个已有的项目；Create a New Project用以新建一个项目。
3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保存位置，如下图。
4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、点击下一步，进入Design Name对话框，Library中选择需要的元件库，Design中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步，进入Summary对话框，显示前面步骤所设置的所有内容。
7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：（1）标题栏——显示文件所在路径和文件名称；（2）菜单栏——项目所有相关操作的集合；包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗口菜单和帮助菜单。
Concept_HDL原理图设计002
第七章Concept HDL原理图设计本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。
一、原理图设计的基础在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。
根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。
原理图设计的基本要求是：规范性、可读性、美观性。
1、原理图设计的规范■图幅的使用要统一对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。
在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。
每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。
■各功能布局的统一性在一页原理图中，各个功能布局要注意统一性。
如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。
■网络命名统一1）电源和地的命名统一。
如：3V3（3.3V的电源）、2V5（2.5V的电源）、5V（5V的电源）、GND（地平面）、PGND（保护地）等。
2）差分信号命名统一。
如：用P来代替+，用N来代替-。
3）全局网名统一用“\G”来表示。
4）总线的命名统一用“<M..N>”来表示。
5）低有效信号统一用“_N”来表示。
6）数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用ADDR来表示等。
■网名、位号、属性等的字体要大小适中，便于阅读■元件的摆放整齐有序、布局合理2、原理图设计的流程进行一个项目的原理图设计，主要分为3个阶段。
■设计前准备阶段此阶段主要是设计前的准备工作。
包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。
cadence的原理图库设计
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ZTE 中兴
几点注意
(一).在输入“pin name” 或表示未使用“pin”时,不要使用“nc”,因为其已被 “CADENCE”占用.
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GO ON
ZTE 中兴
注意“Logical Pin” 的分支要保证正确，即 位于哪一个符号下，否 则到后来出问题查找比 较麻烦
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ZTE 中兴
接下来定义一个器件封装 （package）：
右键点击“packages”，选 择 “ new” ， 在 “ Specify Pack Type “选项中封装类 型，如“DIP”。
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ZTE 中兴
Part Developer 界面
chips sym_1 part_table entity vlog_mode
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前三项是最常 用的三项
根据目前设计 状况另外两项作 库时可以暂时不 考虑
ZTE 中兴 对于初学者来说，创建原理图库不但要了解库文件及对应的结构关系， 还要熟悉创建流程和熟练使用库编辑器（Part Developer）为自己服务。 下面以一个简单器件的创建过程来演示一下一个元件库的创建流程。同 时，介绍一下“Part Developer”的基本使用。 启 动PROJECT MANAGER， 建 立 一 个 新 工 程（PROJECT）（或者直接 从开始选择library explorer启动。）
隐藏电源和地管脚 显示电源和地管脚 电源和地管脚单独体 现在另一个符号上
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ZTE 中兴
Concepthdl：concepthdl
Concepthdl管脚名字不能使用非法字符如tx[15]，改为tx15。
不然会报找不到实体名字的错误Concepthdl grid选项logic grid（预定义0.100 x 5）指在hdl上作图时，图上grid的分辨率，symbol grid（预定义0.050 x 2）指画原件符号本身时grid的分辨率。
如果在画图时出现划线对不上管脚的情况可以减小logic grid的分辨率。
Document grid（预定义0.100 x 5）不清楚Allegro做pcb板步骤总结1 作michanical板子边框，rooute keepin ，package keepin。
标注板子2 place component，先设计基本规则，注意如果有bga器件或者需要自动扇出的器件，要先扇出后再对具体网络进行规则设计如差分对，管脚对等，另外规则设计最好一次完成，考虑到所有情况，而且以后不再更改。
3 定义各个平面层包括加入的虚拟电源平面层，但不copper，多电源且只有一个电源平面层时可以先不定义分割vcc层4 先布需要手动布线的器件，如果有swap pin要先反标回原理图，然后自动布线完成设计。
5 自动布线完毕检查pcb，进行必要的修改gloss，然后检查是否有没连接网络，有无对设计有重大影响的drc 错误，当一切确认无误后，重新排列元件序号位置。
板子上需要加text注明的地方加text6copper各个平面层和信号层，出光绘在做gnd和power封装时，注意需要设置hdl_power属性使其变成一个网络符号。
还有如果封装符号不一样，将会导致packet-xl出错，删除packages，使用symbol重新产生即可传到allgro，封装不可见或不正确的情况。
如果是.dra的情况，修改Sch中元件JEDEC_TYPE的value使其指向正确的值。
（可以用part developer打开元件，重新设置属性，save退出，关闭原理图，重新打开即可以更新原理图重要修改元件的属性）如果是封装中的*.pad不可见，重新修改或创建pad。
(完整版)CadenceDesignentryHDL教程
Design entry HDL 教程Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。
在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。
在此教程中，我们将比较详细的介绍concept的使用。
在concept中有两种操作模式：post-select和pre-select。
在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。
（后续章节，我们将会具体介绍）Concept在整个PCB设计流程中所处的位置：在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。
在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。
本教程包含三大章节：第一章：创建一个项目在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。
第二章：原理图的绘制：在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。
第三章：原理图绘制的高级应用：在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目内容概要：●第一节概念1、什么是库2、什么是cds.lib file3、什么是project file●第二节创建一个项目（project）●第三节用project setup 来增加库第一节概念在cadence中，一个project包含如下的对象：1、涉及到的库；2、本地库（design libraries）3、Cds.lib 文件4、Project file（.cpm）接下来，将详细介绍什么是库？从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。
ConceptHDL原理图设计
AllegrｏDesign EnｔrｙHＤL原理图输入方式孙海峰Ｄeｓign EntrｙHDＬ就是Cadence公司原有得原理图设计输入系统,提供了一个全面、高效、灵活得原理图设计环境,具有强大得操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图与平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegrｏ工具很好得集成在一个工程中,可很方便得实现原理图到PＣB得导入,以及PCＢ改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程,我来详细阐述DesiｇｎEntry HDＬ原理图得输入方式。
一、进入DeｓigｎEｎtry HDL用户界面进入ＨＤＬ原理图输入界面得步骤如下.1、执行“开始/程序/Cａdencｅ１６、3／Design Entry HDL”命令,将弹出产品选择对话框２、进入产品界面,弹出Open Prｏjｅct对话框其中OpｅｎRｅcｅnt用以打开最后运行得项目；Open Open an ExisｔinｇＰrｏject用以打开一个已有得项目;Create a Nｅw Ｐrojｅct用以新建一个项目。
3、点击Ｃrｅａtｅa NｅｗProject新建项目，则进入新建项目向导,填入新建项目名称与保存位置，如下图。
4、点击下一步,进入Prｏjｅct Librarieｓ对话框,在可用元件库中为项目添加元件库5、点击下一步，进入Design Naｍe对话框，Ｌiｂｒaｒy中选择需要得元件库,Ｄesign 中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步,进入Summary对话框,显示前面步骤所设置得所有内容。
７、点击Finｉｓh按钮,在接下来得对话框中均确定就可以完成项目得新建,并出现原理图工作界面。
其中:(1)标题栏——显示文件所在路径与文件名称;（2）菜单栏——项目所有相关操作得集合;包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、ＲF—PCB菜单、工具菜单、窗口菜单与帮助菜单。
ConceptHDL原理图设计说明
Allegro Design Entry HDL原理图输入方式海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。
一、进入Design Entry HDL用户界面进入HDL原理图输入界面的步骤如下。
1、执行“开始/程序/Cadence 16.3/Design Entry HDL”命令，将弹出产品选择对话框2、进入产品界面，弹出Open Project对话框其中Open Recent用以打开最后运行的项目；Open Open an Existing Project用以打开一个已有的项目；Create a New Project用以新建一个项目。
3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保存位置，如下图。
4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、点击下一步，进入Design Name对话框，Library中选择需要的元件库，Design中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步，进入Summary对话框，显示前面步骤所设置的所有容。
7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：（1）标题栏——显示文件所在路径和文件名称；（2）菜单栏——项目所有相关操作的集合；包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗口菜单和帮助菜单。
cept+HDL原理图设计(2)
Concept HDL原理图设计（二）层次原理图的设计在本章前面章节中，主要讲述了原理图的绘制方法，这一节主要讲述层次原理图的设计方法。
由前面所讲内容可以看出，层次原理图的设计使得原理图的设计更加清晰明了，各模块功能一目了然。
下面将详细讲述层次原理图的设计方法。
一、层次化设计的特点层次化设计技术使用符号代表功能，大大地减少了冗余的信息，并且功能模块能够重复调用，加强了团队合作性。
Design Entry HDL支持两种层次化的设计方法：自上而下的设计（TOP-DOWN）和自下而上的设计方法（DOWN-TOP）。
1、自上而下的设计方法自上而下的设计方法就是首先在顶层图（在创建项目的时候为TOP）中，定义模块（BLOCK），然后在各个模块中进行原理图的设计。
进入到顶层原理图之后，首先规划模块BLOCK1、BLOCK2等。
选择菜单栏BLOCK/ADD或者单击模块工具栏中的按钮来完成模块的添加，在添加的时候软件会自动以BLOCK1、BLOCK2等来给模块命名，如图7_46所示。
7_461）、模块名字的更改选择菜单栏中的BLOCK/Rename命令，在弹出对话框中输入新的模块名字，比如POWER，如图7_47所示。
单击“ok”，可以看到新输入的名字将跟随鼠标一起移动，将鼠标移动到要更改名字的模块上面，点击鼠标左键，BLOCK就会自动地更改为新输入的名字，如图7_48所示。
7_477_482）、模块的移动模块的移动和元件的移动是一样的，此处不再赘述。
3）、模块大小的调整选择菜单栏中的BLOCK/Stretch命令或者选择模块工具栏中的按钮，然后左键单击模块的边沿，松开鼠标左键后，拖动鼠标即可改变模块的大小，达到合适尺寸后再次单击鼠标左键即可完成调整。
4）模块管脚的添加选择菜单栏中的BLOCK/Add Pin/Input Pin（或者Output Pin、Inout Pin）命令，也可以直接选择模块工具栏中的按钮，弹出如图7_49所示对话框，在弹出的对话框中依次添加信号名（输完网络名后，回车输入下一个网络名），如图7_50所示。
cadence安装、原理库建库和Concept_HDL使用手册[1]
![cadence安装、原理库建库和Concept_HDL使用手册[1]](https://img.taocdn.com/s3/m/2310a5f4770bf78a65295441.png)
Cadence SPB 15.5使用手册本手册仅供交流，甘振华20060207 一、Cadence SPB 15.5 安装方法：先在安装盘路径设置cadence_license文件夹，将cadence15.5源文件的crack文件夹中license.lic文件拷贝至cadence_license文件夹里。
设置环境变量：LM_LICENSE_FILE = ******\license.lic , 指向此SPB 15.5 的LIC路径。
打开安装源文件disk1，运行setup.exe，接受协议，直接安装products。
License Manager 信息为空，直接Next。
填写用户信息。
Control file为空，直接Next。
设置安装路径。
Products 全选。
设置工作文件夹路径。
IntelliCAD 可选件，可任选是否安装。
Footprint Viewer 设为默认。
安装文件夹设为默认，点击Next开始安装程序。
安装过程中………………………..，两个extension选择默认“否”确定：无license.dat 警告。
确定：安装库提示信息。
选择不马上重启计算机，并确定需重启信息，以便继续安装Cadence库文件。
二、安装concept HDL原理库打开源文件夹的disk4，运行setup.exe文件，安装concept HDL 库文件。
库Component的选择，PSpice可任选。
点击Next进行安装库文件。
安装过程中……………………………….安装结束，点击finish。
安装信息检查与修正检查环境变量LM_LICENSE_FILE = ******\license.lic是否被更改若选择安装了PSpice库，则需修正元件库cds.lib 。
打开安装路径下（D:\Cadence\SPB_15.5\share\library）的cds.lib，使用写字板打开编辑：将DEFINE spiceelem ./spiceelem修改为：DEFINE spice_elem ./spice_elem末行留一空行并存储。
cadence安装、原理库建库和Concept-HDL使用手册
Cadence SPB 15.5使用手册本手册仅供交流，甘振华一、Cadence SPB 15.5 安装方法：先在安装盘路径设置cadence_license文件夹，将cadence15.5源文件的crack文件夹中license.lic文件拷贝至cadence_license文件夹里。
设置环境变量：LM_LICENSE_FILE = ******\license.lic , 指向此SPB 15.5 的LIC路径。
打开安装源文件disk1，运行setup.exe，接受协议，直接安装products。
License Manager 信息为空，直接Next。
填写用户信息。
Control file为空，直接Next。
设置安装路径。
Products 全选。
设置工作文件夹路径。
IntelliCAD 可选件，可任选是否安装。
Footprint Viewer 设为默认。
安装文件夹设为默认，点击Next开始安装程序。
安装过程中………………………..，两个extension选择默认“否”确定：无license.dat 警告。
确定：安装库提示信息。
选择不马上重启计算机，并确定需重启信息，以便继续安装Cadence库文件。
二、安装concept HDL原理库打开源文件夹的disk4，运行setup.exe文件，安装concept HDL 库文件。
库Component的选择，PSpice可任选。
点击Next进行安装库文件。
安装过程中……………………………….安装结束，点击finish。
安装信息检查与修正检查环境变量LM_LICENSE_FILE = ******\license.lic是否被更改若选择安装了PSpice库，则需修正元件库cds.lib 。
打开安装路径下（D:\Cadence\SPB_15.5\share\library）的cds.lib，使用写字板打开编辑：将DEFINE spiceelem ./spiceelem修改为：DEFINE spice_elem ./spice_elem末行留一空行并存储。
Cadence concept HDL 学习笔记
Cadence concept HDL 学习笔记自己的一些学习心得，用作备忘录，以后用起来查找比较方便。
如果有人要转载或用作其它地方，必须先经过本人同意。
如果你觉得有用，保存一份到自己的电脑上，那是不用通知我的。
使用的软件：Cadence concept HDL psb15.7 for windows 和Allegro 15.7 for windows。
1原理图到PCB设计的流程：1.1建立新的项目并做相应的设置（元件库、图纸类型等）；1.2原理图输入，同时创建新的原理图元件；1.3打包设计；1.4Allegro PCB设计（导入网表，创建新的元件封装，如果原理图有新的更改也要同步进来）；1.5项目归档。
2学习计划：2.1熟悉工具软件的设置、文件管理模式等；2.2按照PCB的设计流程，一步一步完成；2.3每一步都需要实际操作，并做详细笔记；3学习笔记：3.12009年4月14日:3.1.1认识各步骤需要使用的软件：3.1.1.1Library Explorer：元件库管理；3.1.1.2Part Developer：原理图元件建立；3.1.1.3Concept HDL：原理图输入软件；3.1.1.4Package Designer：PCB封装建立；3.1.1.5Allegro：PCB设计；3.1.1.6Pad Designer：焊盘设计；3.1.1.7Project Manager：项目管理器。
3.2Library Explorer：3.2.1打开“Library Explorer”，建立一个新的元件库mycomponents，选择管理方式和工作目录；3.2.23.2.3然后就可以看到自己的元件列表了，因为是新建立的，自能看到一些cadence的标准符号库；3.2.4新建元件，输入新的元件名：3.2.53.2.6右击新建的元件名，在菜单选择“Part Developer”，进入元件设计：3.2.73.3Part Developer：3.3.1在正式使用之前要做些全局参数的设置：3.3.1.1T ools->setup:3.3.1.2S etup:3.3.1.33.3.1.4S etup->Package:3.3.1.5不同的元件类型选择不同的前缀，这里是建的一颗IC，前缀选“U”。
CONCEPT HDL和CAPTURE CIS的区别
Cadence 公司旗下有两个产品链，一个是IC产品，一个是PCB产品。
PCB产品又分成PO 系列和PS系列，PO就是Orcad系列，PS是高端系列，有的人称其为Allegro系列，其实并不准确。
Cadence公司在收购Orcad之前，它的原理图工具叫Concept HDL，PCB工具就是Allegro，也就是Allegro的PCB Editor，另外还有SI工具（做信号完整性分析的）。
Orcad旗下有三个工具，原理图工具Caputre CIS，原理图仿真工具Pspice AD和PSpice AA，还有一款PCB布局布线工具Orcad的Layout（PLUs）。
Cadence收购了Orcad之后，就完全将Orcad的Capture CIS和Pspice与自身的产品做了无缝整合而摒弃了Orcad以前的Layout（Plus）。
目前Cadence的Allegro已经完全作为PCB布线工具整合到Orcad系列中。
（到这里，你可以明白，为什么PS系列不能简单的叫做Allegro了吧）。
那么，Orcad系列和PS(SPB)系列到底区别在哪里呢？1、核心产品是一样的。
Orcad的原理图是Capture CIS，PS里面的原理图有两个，一个就是Cadence以前的concept HDL，还有，就是Capture CIS，不过在PS里面，名称改为Design Entry CIS；Orcad的PCB布局布线器是PCB Edior，PS系列里面的也是两者核心是完全一样的；Orcad的原理图仿真工具是PSpice AD和Pspice AA，PS系列也是，不过在PS系列里，把Pspice AD和PspiceAA整合成一个产品包，并改名为AMS simulator.2、PS系列里面分成三个等级，L，XL和GXL，就像衣服的大小号一样，号越大，功能越强，当然价格肯定也越贵了。
L也好，XL也好，Gxl也好，原理图工具Capture CIS是没有任何区别的，而Pspice功能不分等级，都是一样的。
CADENCE原理图与PCB设计说明
这一环境主要完成PCB图的设计（包括布局、布线）和生成后继制造与加工PCB板所需的各种数据文件。
1.1.5
在该环境中可以对PCB图进行信号完整性分析等高速仿真，并将分析结果传递到Concept和 Allegro，从不断修改和完善PCB图。这一工具在信号频率较高的PCB设计中尤为有用。
1.2
打开控制面板-------系统--------高级-------环境变量------新建
按下图填写即可，变量值要根据LICENSE文件所在的位置进行修改：
2.3 库映射
公司实行统一的EDA库管理，EDA库都放在公司服务器上，当在本机运行Cadence时，需要将服务器上的EDA库映射到本机的虚拟盘上。映射驱动器Z到EDA库所在的文件夹，该文件夹为\10.12.18.61\zte.lib，要求映射驱动器名要统一为Z。映射后如下图所示：
Cadence板级设计畴，主要由以下几部份组成：
1.1.1
所有的EDA软件都离不开库的支持，库的丰富程度在一定程度上决定着EDA工具的实用性。Cadence板级设计的库按调用它的软件工具可分为四类：
原理图库：Concept HDL调用
信噪库：SPECCTRAQuest工具调用。
逻辑功能库：Verilog －XL工具调用
Cadence的原理图与PCB设计流程包括Project的生成、库的管理、输入原理图、生成网表、仿真分析、布局、布线和输出生产制造文档。流程如下：
1、使用Project Manager建立及管理Project。
2、使用ConceptHDL输入原理图。
3、使用SPECCTRAQuestsignal explorer(SigXP)仿真分析并完成预布局。
物理库：Allegro工具调用。
concept hdl操作指导书
concept hdl操作指导书Concept HDL操作指导书第一部分：介绍概念HDL（硬件描述语言）是一种用于设计和模拟数字电路的语言。
它可以描述电路的行为和结构，并通过模拟和综合工具来验证和实现电路功能。
本操作指导书将引导您了解概念HDL的基本概念和操作步骤，帮助您更好地掌握这一强大的工具。
第二部分：概念HDL基础2.1 概念HDL简介概念HDL是一种高级硬件描述语言，它是在Verilog和VHDL的基础上发展而来的。
它提供了一种简洁、灵活的描述电路的方式，可以帮助设计人员更高效地完成电路设计任务。
2.2 概念HDL的特点概念HDL具有以下几个特点：- 简洁易读：概念HDL使用简洁的语法和丰富的关键字，使得电路描述更加清晰易读。
- 高度可维护性：概念HDL支持模块化设计，可以将电路分解为多个模块，提高了设计的可维护性。
- 强大的仿真能力：概念HDL提供了强大的仿真功能，可以帮助设计人员验证电路的功能和性能。
第三部分：概念HDL操作步骤3.1 创建工程在使用概念HDL之前，首先需要创建一个新的工程。
在创建工程时，需要指定工程的名称和保存路径。
3.2 添加模块在工程中添加模块是进行电路设计的第一步。
在概念HDL中，可以通过定义模块的输入输出端口和内部信号来描述电路的行为和结构。
3.3 设计电路设计电路是概念HDL的核心任务之一。
在设计电路时，需要根据需求和规范来定义电路的功能和结构。
可以使用概念HDL提供的逻辑门、寄存器等基本元素来描述电路。
3.4 仿真电路在设计电路完成后，需要对电路进行仿真，以验证电路的功能和性能。
可以使用概念HDL提供的仿真工具来进行仿真，并观察电路的输入输出波形。
3.5 优化电路在仿真过程中，可能会发现电路存在一些问题或性能不足的地方。
此时，可以对电路进行优化，以提高电路的性能和可靠性。
第四部分：总结概念HDL是一种强大的用于设计和模拟数字电路的工具，它可以帮助设计人员更高效地完成电路设计任务。
Concept HDL原理图设计
第七章Concept HDL原理图设计本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。
一、原理图设计的基础在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。
根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。
原理图设计的基本要求是：规范性、可读性、美观性。
原理图设计的规范图幅的使用要统一对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。
在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。
每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。
各功能布局的统一性在一页原理图中，各个功能布局要注意统一性。
如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。
网络命名统一电源和地的命名统一。
如：3V3（的电源）、2V5（的电源）、5V（5V的电源）、GND（地平面）、PGND（保护地）等。
差分信号命名统一。
如：用P来代替+，用N来代替-。
全局网名统一用“\G”来表示。
总线的命名统一用“<M..N>”来表示。
低有效信号统一用“_N”来表示。
数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用ADDR来表示等。
网名、位号、属性等的字体要大小适中，便于阅读元件的摆放整齐有序、布局合理原理图设计的流程进行一个项目的原理图设计，主要分为3个阶段。
设计前准备阶段此阶段主要是设计前的准备工作。
包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。
设计阶段在准备工作都完成之后，就进入设计阶段开始设计工作。
Cadence HDL与CIS原理图比较
Cadence两种原理图输入方式孙海峰Cadence SPB能够为电子设计人员提供从芯片、IC封装到PCB板设计所需的一切功能，它是一个完整的工具包，涵盖了芯片从设计制造到组装应用的整个生命链。
目前Cadence推出的最新版本是16.3版，大大优化了设计过程，并增加了许多实用功能。
Cadence SPB中除了包含大名鼎鼎的Allegro这个PCB设计工具外，还包含SiP、Package Designer、SigXplorer、System Architect等诸多IC封装和电路仿真工具。
针对PCB设计工具，其等级区分为：PCB基本设计工具——Allegro PCB Design HDL-L ，Allegro Design Entry CIS PCB专业设计工具——Allegro Design Entry HDL-XL ，Allegro PCB Design CIS-XL ，Allegro PCB Librarian-XL ，Allegro PCB Router-XL ，Allegro PCB SI-XLPCB高端设计工具——Allegro System Architect-GXL ，Allegro Design Entry HDL-GXL ，Allegro PCB Design CIS-GXL，Allegro PCB SI-GXL ，Allegro(R) PCB RF这里我主要来阐述Cadence SPB中Design Entry CIS与Design Entry HDL 这两种原理图输入方式有何区别。
其中CIS是进入OrCAD Capture原理图设计工具的入口，而HDL是进入Allegro Concept原理图设计工具的入口。
OrCAD Capture是被Cadence收购后才加入SPB的，由于其方便易用，已经成为一种被广泛采用的原理图设计工具，现在也能够与Allegro PCB Editor进行无缝连接。
Cadence Design entry HDL 教程
Design entry HDL 教程Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。
在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。
在此教程中，我们将比较详细的介绍concept的使用。
在concept中有两种操作模式：post-select和pre-select。
在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。
（后续章节，我们将会具体介绍）Concept在整个PCB设计流程中所处的位置：在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。
在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。
本教程包含三大章节：第一章：创建一个项目在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。
第二章：原理图的绘制：在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。
第三章：原理图绘制的高级应用：在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目内容概要：●第一节概念1、什么是库2、什么是cds.lib file3、什么是project file●第二节创建一个项目（project）●第三节用project setup 来增加库第一节概念在cadence中，一个project包含如下的对象：1、涉及到的库；2、本地库（design libraries）3、Cds.lib 文件4、Project file（.cpm）接下来，将详细介绍什么是库？从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。
Cadence软件介绍
Cadence软件介绍Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。
Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。
下面主要介绍其产品线的范围。
1、板级电路设计系统包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。
包括：A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
B、Check Plus HDL原理图设计规则检查工具。
（NT & Unix）D、Allegro Expert专家级PCB版图编辑工具（NT & Unix)E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具F、SigNoise信噪分析工具G、EMControl 电磁兼容性检查工具H、Synplify FPGA / CPLD综合工具I、HDL Analyst HDL分析器J、Advanced Package Designer先进的MCM封装设计工具2、Alta系统级无线设计这部分包括：A、SPW (Cierto Signal Processing Work System)信号处理系统。
可以说，spw包括了matlab的很多功能，连demo都有点象。
它是面向电子系统的模块化设计、仿真和实现的环境。
它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。
在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。
它里面非常有意思的就是信号计算器。
B、HDS (Hardware Design System)硬件系统设计系统它现在是SPW的集成组件之一。
包括仿真、库和分析扩展部分。
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Allegro Design Entry HDL原理图输入方式孙海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。
设计者在HDL 环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。
一、进入Design Entry HDL用户界面进入HDL原理图输入界面的步骤如下。
1、执行“开始/程序/Cadence 16.3/Design Entry HDL”命令，将弹出产品选择对话框2、进入产品界面，弹出Open Project对话框其中Open Recent用以打开最后运行的项目；Open Open an Existing Project用以打开一个已有的项目；Create a New Project用以新建一个项目。
3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保存位置，如下图。
4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、点击下一步，进入Design Name对话框，Library中选择需要的元件库，Design中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步，进入Summary对话框，显示前面步骤所设置的所有内容。
7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：（1）标题栏——显示文件所在路径和文件名称；（2）菜单栏——项目所有相关操作的集合；包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗口菜单和帮助菜单。
原理图绘制过程中所需的所有相关操作都可在这些菜单中启动。
（3）工具栏——HDL原理图工作平台有很多工具栏，调用工具栏的方法也很简单，执行Views/Toolbar命令，弹出Customize对话框，即可调用工具栏。
（4）工作窗口——包含Hierarchy View窗口、Global Navigation窗口、Console Window窗口以及原理图设计窗口。
（5）状态栏——用户界面最下端的状态栏显示原理图基本状态设置。
二、设置Design Entry HDL在做原理图之前，应该做好前期的准备工作，所谓“工欲善其事，必先利其器”，将准备工作做好，再去做原理图，会事半功倍。
接下来，对HDL进行基本设置。
1、元件库的调用设置设计者在进行原理图设计时，需要使用Cadence自带的某些元件库，或者自己开发新的元件库，如何调用这些元件库呢，步骤如下：（1）执行“开始/Cadence/Release 16.3/Project Manager”，再选择产品类型，而后打开新建项目则进入Allegro Project Manager对话框；（2）点击Setup进入Project Setup对话框；在Project Setup对话框中，有Global标签下，设定或修改原理图设计所需的元件库，设计名称以及保存路径。
2、原理图绘制界面的基本设置执行HDL原理图绘制界面菜单栏中Tools/Options命令，或者在Project Setup对话框中Tools标签下点击Design Entry HI后的Setup进入DesignEntry HDL Options对话框，如下图，其中：（1）General——用以设置原理图设计的总体状况；（2）Font——用以设置原理图中元件、网络相关标识的字体、颜色等；（3）Paths——用以设置输入路径；（4）Graphics——用以设置绘图时画线、画点的基本情况；（5）Text——用以设置原理图中添加文本的内容、属性状况；（6）Color——用以设置原理图中元件、线、点、背景等的初始颜色；（7）Grid——用以设置栅格点；（8）Check——用以设置电气、走线、信号名、杂项和在线检查等检查情况；在做原理图的设计绘制前，以上几项设置好就可以了，其它项目不需要改变，只要选择默认设置，这样就完成了原理图设计的基本设置了。
最后原理图打印时，再在Plotting中设定打印页面，如下图。
三、HDL 原理图设计结构原理图有两种设计结构：平坦式和层次式，平坦式电路在空间结构上看是在同一层次上的电路，知识整个电路分布在不同的页面，页面之间通过端口连接器连接起来；层次式电路结构上属于不同的空间层次。
1、平坦式电路设计平坦式电路在空间上同一层次，不同页面之间都有端口OFFPAGE 连接，虽然它们不在同一页面，但是于再同一个电路图的文件夹中，电学上都是相通的，其结构框图如下图。
2、层次式电路图设计层次式电路在空间上的不同层次，一般先在一张图纸上用框图形式设计总体结构，然后再另一张图纸上设计每个子电路框图代表的结构，知道最后一层电路图不包含子电路框图为止，其结构框图如下。
Schematic Page 1 L>>Schematic Page 2 <<L R>> Schematic Page 3 <<RSchematic 1Schematic 3 Schematic 2 Schematic 4 Schematic55 Schematic6根层电路四、HDL原理图绘制在原理图绘制界面基本设置完成后，下面就可以来进行原理图的绘制了。
1、产生一个设计页面执行File/New命令，就可以新建原理图绘制页面了。
2、调用页面图框在HDL中原理图框式作为Component来添加的，在原理图绘制页面，执行Component/Add命令，可在元件库中调用软件自带或者自己开发的边框封装。
3、元件、输入输出端口、电源接地等原理图封装的添加与编辑原理图页面基本设置完成后，就可以添加元件、端口、电源等封装了，执行Component/Add命令，弹出Component Browser对话框。
在该对话框中，设计者寻找自己所需的元件库以及对应元件，执行Add命令即可添加元件。
在Edit下拉菜单中，可执行元件的删除、移动、颜色变换、排列、复制等一系列编辑操作。
4、元件连线（1）绘制导线：执行Wire/Draw或者Wire/Route命令对元件进行连线和自动走线；（2）添加或修改导线网络名：执行Wire/Signal Name，填入网络名称，再点击相应网络，即可完成网络命名，也可以在走线时右击鼠标执行Signal Name命令来实现走线时定义网络名；执行Text/Change命令，再点击网络名，就可对网络名进行修改；Signal Name对话框如下：（3）绘制总线：执行Wire/Draw命令作导线，加入总线格式网络名，如 DATA<7..0>，连线则自动转换成总线；（4）总线分支线命名：执行Wire/Bus Name命令，设置好总线支线名称排列方式,然后单击鼠标左键，再释放鼠标，自上而下贯通所需命名的总线支线如下图所示，然后单击左键，即可完成总线分支的自动编号，其中鼠标单击开始的位置作为高位如下图。
5、元件属性设置原理图设计绘制完成后，要首先确定或修改元件的相关属性，执行Text/Attributes命令，再单击所要编辑属性的元件即可出现Attributes对话框，则可以进行属性修改。
五、原理图检查完成原理图的绘制后，必须对原理图进行检查，以确保原理图能正确完整的导出网表方便PCB设计，其中原理图的检查包含以下几个方面。
（1）位号、电源/地网络检查：每个元件都需要设置位号，且位号不能重叠，可以手动添加位号，也可以在原理图打包时自动产生位号。
注意，位号的设置要与元件建库时的字符头一致；电源、GND检查比较重要，要确保这些网络无错接，无漏接。
（2）单网络检查：执行Tools/Packager Utilities/Electrical Rules Check命令，在弹出的对话框中，选择Single Node Nets检查，点击Run执行单网络检查，可根据单网络报告来检查修改。
（3）信号互连检查：单网络检查不能保证网络是否连接正确，因此有必要进行信号互连检查，首先执行Tools/Expend Design命令，而后执行Tools/Global Find命令，则可在原理图上全局查找网络和元件，最后再执行Tools/Global Navigation 命令，则可以逐个检查网络互连情况。
（4）其它方面检查：原理图检查除了以上的检查，其它检查也很重要，这主要包含总线连接检查，匹配电阻检查，每页原理图的注释文字检查等。
六、打包原理图原理图的打包工作，用以将原理图逻辑设计输入到物理设计，准备PCB布局布线；原理图与PCB之间的交互设计；电子规则检查；生成BOM；生成网表。
后续设计都以此为工作基础，因此，原理图的打包是必不可少的。
1、执行File/Export Physical命令，弹出Export Physical对话框如图：2、选择Package Design选项；3、Package Option中Preserve表示保留所有以前的打包信息，Optimize表示重新打包更紧密的模块，Repackage表示忽略以前的打包信息重新打包；4、根据实际情况选择Update PCB Editor Board Option、Constraint ManagerData对话框等内容；5、点击OK命令，即可完成打包，打包过程中有时会遇到错误，出现下图。
经常出现的错误，在于元件属性错误，执行Text/Attributes命令，对元件属性进行编辑，使原理图正确打包。
七、创建平面元件在绘制原理图时，需要用到许多元件，虽然Cadence 16.3中具有丰富的元件库，但是这并不能满足设计者的需求，设计者往往需要创建自己的元件库，创建自己的元件平面元件。
Cadence提供了专用的原理图库管理工具——Library Explorer，可以进行元件库管理以及元件的编辑。
1、进入Library Explorer界面，创建新库（1）执行“开始/Cadence/Release 16.3/Library Explorer”，并选择Allegro PCB Librarian XL(PCB Librarian Expert)产品，进入Library Explorer界面，如下图。