基于VHDL语言38译码器的设计
基于VHDL语言38译码器
3-8译码器的设计1 设计目的与要求随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。
由此，计算机对我们的社会对我们每个人都是很重要的。
所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。
编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。
1.1 设计的目的本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和思想。
以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。
通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。
1.2 设计要求根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL 设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。
译码器由三-八译码器为实例代表。
关键词:输入、输出、译码2 VHDL的简单介绍2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。
目前，它在我过的应用多数是用在FPGA/CPLD/EPLD的设计中。
ISE 38译码器设计及VHDL八进制计数器
目文件建议保存在一个用户指定的文件夹中，ISE要求该文件夹路径中没有中文字符。因此我们首先要利用Windows操作系统建立一个文件夹。在界面的左上部有New Project按钮，或者主菜单File下有“New Project"子菜单。通过单击New ProjectWizard界面，如下图所示。在此界面中需要填写项目名Name,项目存放的目录Location,工作目录Working Directory自动随存放目录变化，除非有特殊要求，可以让其以项目存放目录作为工作目录。顶层文件的格式，默认选择的是Schematic,如果有需要，也可以在下拉列表中另行选择。
完成后点击Next按钮，出现摘要对话框，确认设计信息无误后，点击Finish按钮，完成Verilog源文件的建立。
3、Veriog程序设计:要求设计一一个同步置数、同步清零的8位二进制计数器。
根据功能要求，设计电路的输入、输出，根据逻辑关系确定输入、输出之间的逻辑关系，设计算法描述这种逻辑关系，用Verilog语言描述算法，得到如下的Verilog程序:
文件中每一行都代表一个管脚映射，#号表示注释。因此NET应该是表示网络名，后面跟程序里的端口名，示例中"atlys_ led[0]”是用户程序中的网络名。LOC= U18是指定芯片管脚，#tlys LDO是注释，表示U18连接的是一个编号为LD0的指示灯，这种对应关系是由硬件决定的。
对于8位二进制计数器而言，可以编辑出如下的用户约束文件:
一、实验内容及代码
实验一：ISE软件的使用及38译码器的设计
一、实验目的:
1、了解利用HDL进行集成电路设计的步骤流程。
2、掌握ISE软件的基本使用以及电路图输入方法。
3-8译码器设计
《EDA技术》课程实验报告学生姓名：张叶所在班级：通信1301指导教师：黄科老师记分及评价：一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上进行验证。
【发挥部分】设计4-8译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-8译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ky isport(A :in std_logic_vector(2 downto 0);Y :out std_logic_vector(7 downto 0));end entity ky;architecture ky_a of ky isbeginprocess(A)begincase A iswhen "000" => Y<="11111110";when "001" => Y<="11111101";when "010" => Y<="11111011";when "011" => Y<="11110111";when "100" => Y<="11101111";when "101" => Y<="11011111";when "110" => Y<="10111111";when others => Y<="01111111"; end case;end process;end architecture ky_a;四、仿真及结果分析仿真结果五、硬件验证1、引脚锁定情况表：引脚情况锁定表六、小结在本次实验中，老师教我们用QuartusII软件设计并仿真了3-8译码器。
实验2 三八译码器设计
电子信息工程学系实验报告课程名称: EDA技术与实验实验项目名称: 实验二三八译码器设计实验时间: 2011.9.5班级: 姓名: 学号:实验目的:1．熟悉ALTERA公司EDA设计工具软件max+plusⅡ。
2．掌握max+plusⅡ文本设计及其仿真。
实验环境:max+plusⅡ实验内容及过程:1.三八译码器的工作原理由三个输入端A,B,C和八个输出端Y0,Y1,Y2,Y3,Y4,Y5 ,Y6,Y7组成, 输入输出用二进制表示。
三八译码器真值表A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 0 1 1 1 1 1 1 10 0 1 1 0 1 1 1 1 1 10 1 0 1 1 0 1 1 1 1 10 1 1 1 1 1 0 1 1 1 11 0 0 1 1 1 1 0 1 1 11 0 1 1 1 1 1 1 0 1 11 1 0 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 1 02.原理图设计2.文本设计3.打开File点击New选择文本文件, 点击OK.进行编程, 再保存4.建立工程。
运行File, Project,Set Project to Current File,讲工程设置到当前文件。
5.编译工程。
在MAX+PLUS II 菜单内选择Compiler 项, 选择Start即可开始编译。
选择菜单“File”→“New”, 在出现的“New”对话框中选择“Waveform Editor File”, 按“OK”后将出现波形编辑器子窗口。
选择菜单“Node ”→“Enter Nodes from SNF”, 出现选择信号结点对话框。
按右上侧的“List”按钮, 左边的列表框将立即列出所有可以选择的信号结点, 然后按中间的“=>”按钮, 将左边列表框的结点全部选中到右边的列表框。
按“OK”按钮, 选中的信号将出现在波形编辑器中7将波形图保存为.scf8.选择主菜单“MAX+plus II”→“Simulator”, 按下“Simulator”, 出现仿真参数设置与仿真启动窗, 这时按下该窗口中的“Start”按钮, 即刻进行仿真运算。
三八译码器
实验三三-八译码器的设计（文本输入方式）[实验目的]1．学习设计一个3/8译码器，并在实验板上验证；2．学习使用VHDL语言进行逻辑设计输入；3．学习设计仿真工具的使用方法；[实验说明]通过实验一的学习同学已基本掌握了软件设计、下载测试的过程，接下来我们将采用VHDL语言设计方法实现3/8译码器的设计和下载验证。
真值表该3/8译码器除了译码输入：A、B、C以外，另加一个输入信号：ENA；ENA输入信号正常时为高电平，当ENA为低电平时，无论A、B、C输入信号为何值，输出Y0…Y7均为高电平“1”。
电路逻辑功能实现后，可将该逻辑功能下载到FPGA中。
注意选择：输入信号线4根(接拨码开关)、输出线8根（接发光二极管指示灯）；测试时根据输入信号的变化观察输出信号的改变。
[实验要求]1用VHDL语言实现3/8译码器2设计仿真文件，进行软件验证3通过下载线下载到实验板上进行验证[实验报告要求]1写出VHDL编程语言源文件2给出软件仿真和硬件测试结果3通过下载线下载到实验板上进行验证4写出学习总结library IEEE;use IEEE.std_logic_1164.all;entity seg38 isport (data_in : in std_logic_vector (2 downto 0);ENA : in std_logic;data_out : out std_logic_vector (7 downto 0) );end entity;architecture seg38_arch of seg38 isbeginprocess(data_in, ENA)beginif ENA='1' thencase data_in iswhen "000" => data_out <= "11111110"; -- 0when "001" => data_out <= "11111101"; -- 1when "010" => data_out <= "11111011"; -- 2when "011" => data_out <= "11110111"; -- 3when "100" => data_out <= "11101111"; -- 4when "101" => data_out <= "11011111"; -- 5when "110" => data_out <= "10111111"; -- 6when "111" => data_out <= "01111111"; -- 7when others => NULL;end case;end if;end process;end architecture;管脚说明：ABC 分别对应data_2,1,0,锁定为：29，30，31 输出Y0-Y7非别对应data_out0-7,锁定为：灯1到8实验五BCD/七段显示译码器实验（文本输入方式）[实验目的]1．学习设计一个BCD/七段显示译码器，并在实验板上验证；2．掌握使用VHDL语言进行逻辑设计输入；3．掌握设计仿真工具的使用方法；[实验说明]，C，D、ENA共5根，信号ENA的功能与3/8译码器功能相同，7段译码器的逻辑表同学自行设计，要求实现功能为：输入“0…15 ”（二进制），输出“0…9…F ”（显示数码），输出结果应在数码管上显示出来。
VHDL实验_3×8译码器的设计
实验一3-8译码器设计实验目的：掌握3-8译码器的设计方法；掌握if else语句和case语句的使用方法；掌握VHDL电路的设计，仿真和硬件测试方法设计描述：端口描述：输入变量为A,B,C，输出变量有8个，即Y0-Y7.G1，G2A,G2B为选通输入，仅当G1=1，G2A=0，G2B=0时，译码器能正确工作，否则，译码器输出无效，即Y0-Y7均为高电平。
真值表：编译的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY shiyan1 ISPORT(A : IN STD_LOGIC_vector(2 downto 0);G1,G2A,G2B:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END shiyan1;ARCHITECTURE yimaqi OF shiyan1 ISSIGNAL S : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINS<=G1&G2A&G2B;PROCESS(A,S)BEGINIF(S="100")THENCASE A ISWHEN "000"=>Y<="11111110";WHEN "001"=>Y<="11111101";WHEN "010"=>Y<="11111011";WHEN "011"=>Y<="11110111";WHEN "100"=>Y<="11101111";WHEN "101"=>Y<="11011111";WHEN "110"=>Y<="10111111";WHEN "111"=>Y<="01111111";WHEN OTHERS=>Y<="11111111";END CASE;END IF;END PROCESS;END ARCHITECTURE yimaqi;时序仿真图RTL电路图分析：3-8译码器有3个使能端，3个地址输入端，8个输出端，则在实体中定义三个地址输入端口A2、A1、A0；三个使能输入端口G1、G2A、G2B及八个输出端口Y7~Y0。
译码器的VHDL设计
3-8译码器的V H D L设计(共4页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--3-8译码器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE DECODER38A ISPORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS<=A2&A1&A0&S1&S2&S3;WITH S SELECTY<="" WHEN "000100","" WHEN "001100","" WHEN "010100","" WHEN "011100","" WHEN "100100","" WHEN "101100","" WHEN "110100","01111111" WHEN "111100","" WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。
3-8译码器设计
摘要EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。
随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。
本设计就是运用VHDL语言设计的3-8译码器。
3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。
关键词 EDA 输入，输出，译码器AbstractEDA technology is for the physical plane microelectronics technology, modern electronic design technology for the soul, and computer software technology as the means, and finally form integrated electronic system or application-specific integrated circuit ASIC for the purpose of a new technology. And VHDL language is one of the hardware description language, which are widely applied and theintegrity of the structure to make it a hardware description language representative.Along with the social economy and the development of science and technology, more and more electronic product surged into our daily life in the daily life of decoder plays an important role. This design is theuse of the design of 3-VHDL language 8 decoder. 3-8 decoder circuit, input variables have three namely D0, D1, D2, output variable has eight Y0-Y7, D0 to input variables, D1, D2 decoding, can determine the output, the output terminal of the Y0-Y7 into effective (low level), so as to achieve the purpose decoding.Key word EDA input output decode目录引言EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。
3-8译码器VHDL设计实验 实验报告
3-8译码器VHDL设计实验报告一、设计原理：先判断使能端口EN状态，当其满足高电平时，判断三个输入端口A2，A1，A0的状态来决定输出。
若使能端口为低电平则固定输出不受逻辑输出A2，A1，A0的影响。
使能有效时按照三个输入状态决定八个输出的状态。
真值表：A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0二、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demo ISPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);EN:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END demo;ARCHITECTURE DEC_BEHAVE OF demo ISSIGNAL SEL:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINSEL(0)<=EN;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);WITH SEL SELECTY<= "00000001" WHEN "0001","00000010" WHEN "0011","00000100" WHEN "0101","00001000" WHEN "0111","00010000" WHEN "1001","00100000" WHEN "1011","01000000" WHEN "1101","10000000" WHEN "1111","11111111" WHEN OTHERS;END DEC_BEHAVE;三、实验步骤(一)、设计输入1 、创建新工程(1) 打开QuartusII软件，在主界面中执行FILE—>New project Wizard(2) 在向导的第一页设置工程文件夹，工程名称及顶层实体名称。
基于VHDL语言38译码器的设计
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】4分1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部分】1分修改设计，完成3-6译码器的设计，并进行时序仿真。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder isport(en:in std_logic;a,b,c:in std_logic;y:out bit_vector(7 downto 0));end entity decoder;architecture art4 of decoder issignal sr:std_logic_vector(2 downto 0);beginsr<=c&b&a;process(sr)isbegincase sr iswhen"000"=>y<="00000001";when"001"=>y<="00000010";when"010"=>y<="00000100";when"011"=>y<="00001000";when"100"=>y<="00010000";when"101"=>y<="00100000";when"110"=>y<="01000000";when"111"=>y<="10000000";when others=>y<="00000000";end case;end process;end architecture art4;enABCY[7..0]en138inst四、仿真及结果分析用三位拨码开关代表译码器的输入端a、b、c，将之分别与EP1K30TC144-3芯片的相应管脚相连；用LED灯来表示译码器的输出，将D0...D7对应的管脚分别与8只LED灯相连。
EDA技术VHDL语语言编写译码器
《EDA技术》课程实验报告学生姓名：郑月庭所在班级：电信1001班指导教师：高金定老师记分及评价：一、实验名称实验3-8译码器器的设计二、任务及要求【基本部分】5分1、在QuartusII平台上，采用VHDL语言输入设计方法，完成一个3-8线译码器的设计，并进行时序仿真。
2、要求具备正确的译码功能。
3、设计完成后生成一个元件，以供更高层次的设计调用。
4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
三、实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YMQ ISPORT(A, B, C:IN STD_LOGIC;Y:OUT BIT_VECTOR(7 DOWNTO 0));END ENTITY YMQ;ARCHITECTURE ART1 OF YMQ ISSIGNAL SR: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINSR<=C&B&A;PROCESS(SR)ISBEGINCASE SR ISWHEN "000"=>Y<="00000001";WHEN "001"=>Y<="00000010";WHEN "010"=>Y<="00000100";WHEN "011"=>Y<="00001000";WHEN "100"=>Y<="00010000";WHEN "101"=>Y<="00100000";WHEN "110"=>Y<="01000000";WHEN "111"=>Y<="10000000";WHEN OTHERS=>Y<="00000000";END CASE;END PROCESS;END ARCHITECTURE ART1;四、仿真及结果分析五、硬件验证1、选择模式：模式52、引脚锁定情况表：六、小结在这次实验中，我学到很多东西，加强了我的动手能力，并且培养了我的独立思考能力。
3_8译码器的VHDL设计
3-8译码器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER38A ISPORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS<=A2&A1&A0&S1&S2&S3;WITH S SELECTY<="11111110" WHEN "000100","11111101" WHEN "001100","11111011" WHEN "010100","11110111" WHEN "011100","11101111" WHEN "100100","11011111" WHEN "101100","10111111" WHEN "110100","01111111" WHEN "111100","11111111" WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1 A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。
VHDL三八译码器和多路复用器的仿真
数字电路课程设计实验报告实验名称：实验二（译码器和多路复用器）实验日期：2014年4月21日小组序号：5号实验人员姓名：谭文（组长）学号：2012059020014阿卜杜凯尤木（组员）学号：2012059020001邓广源（组员）学号：2012059020002杨仕杰（组员）学号：2012059020016 辅导老师：周鹰一：实验内容该试验共包含两部分，第一部分为译码器喷水阀控制器设计，第二部分为多路复用器计算机数据总线设计。
实验过程分为两部分第一部分设计指导；第二部分独立设计。
第一部分：喷水阀控制器设计自动草坪洒水系统控制水阀的开与关。
自动洒水系统必须支持几个不同的区域，如后院，左边右边院子等。
一次只打开一个区域的阀门开关以保证在喷淋区有足够的水压。
在设计中设计一个支持多达8个区域的喷水系统。
请注意，一个典型的自动喷水系统由一个小微控制器（单片机）控制，它设定一个程序只在一天的特定时间特定时段打开或关闭某个阀，该系统也提供了一个禁用所有阀门的装置。
第二部分：电脑数据总线设计在这项任务中，将在数据总线单总线中设计一个4×1多路复用器将控制数据流，并研究其基本性质。
该技术可以实现，例如，部分串行通信与多个外围设备只使用一个微控制器输出引脚。
二、分析与设计实验一：通过设计一个三八译码器来实现题目要求（通过原理图和代码编写两种输入方式）假设一个处理器仅有四个输出引脚来，那它可以（用“使能”开关）控制3x8译码器工作。
图2.自动草坪洒水系统连接单片机有一个引脚说明系统是否有效（启用）和其他三个引脚表明二进制数的一个阀门被打开。
该系统是一个组合逻辑电路，4个输入：E（使能端）和A，B，C（有效区域内的的二进制值），和8个输出d7，……，d0（阀控制值）。
实验二：设计一个多路复用器的简单模型研究基本性质。
（通过原理图和代码编写两种输入方式）三、实验过程记录实验一：38译码器的设计（1）采用原理图方法进行仿真1.1由实验开始时的分析可以初步得到3x8译码器的原理图，并在Xilinx ISE上进行仿真1.2在初步对仿真电路进行检查后，确认没有问题，进行仿真。
3-8译码器的实现(综合实验)
广东海洋大学学生实验报告书（学生用表）实验名称3-8译码器的实现(综合实验)课程名称EDA 课程号学院(系) 信息学院专业电子信息工程班级1083学生姓名蒙传剑学号200811611323 实验地点钟海楼04017 实验日期2011年4月实验八、3-8译码器的实现(综合实验)一、实验目的：学会用VHDL去实现3-8译码器的实现(综合实验)。
二、实验设备：友晶公司的DE2板。
FPGA核心芯片为EP2C35F672C6。
三、实验内容：实现功能：在DE2板上面用三个开关作为地址的输入，一个开关作为选通使能端，用LEDR中的8位作为输出（低电平有效）四. 实验程序library ieee;use ieee.std_logic_1164.all;entity xie8 isport( en:in std_logic;a: in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0));end xie8;architecture behavioral of xie8 isbeginprocess(en,a)beginif (en='1') thencase a iswhen "000"=> y<="11111110";when "001"=> y<="11111101";when "010"=> y<="11111011";when "011"=> y<="11110110";when "100"=> y<="11101110";when "101"=> y<="11011110";when "110"=> y<="10111110";when "111"=> y<="01111110";when others =>null;end case;GDOU-B-11-112end if;end process;end behavioral;五..实验结果：1、仿真后的RTL图如下：2、仿真的波形图如下：六、心得体会在实验过程中我受易非浅：它让我深刻体会到实验前的理论知识准备，也就是要事前了解将要做的实验的有关质料，如：实验要求，实验内容，实验步骤，最重要的是要记录什么数据和怎样做数据处理，等等。
实验三--3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
3-8译码器设计
致谢
经过了不长但是非常有意义的时间，本次课程设计划下了完美的句号。在这些天有老师谆谆的教导，有同学的帮助，有自己的辛苦等等掺杂其中，而在最终结束之后不禁感慨万分。在此首先要深深的感谢老师在百忙之中对我们不厌其烦的指导和传授，没有您的辛勤劳动便没有我们最终的成果。其次要感谢互相帮助还有互相鼓励的同学，没有你们便没有这些天美好的回忆。最后对支持我们进行本次设计并提供场地的学校表示感谢。
这些天的努力对我的感触极大，相信我会把这些收获化为自己可以用到的知识和能力，应用到以后的学习生活中。
参考文献
[1].陈利永.数字电路与逻辑设计.中国铁道出版社，2011.6：
[2]. 潘松，《EDA实用教程》，科学出版社，2004年
[3].刘江海.《EDA技术课程设计》.华中科技大学出版社，2009.5
之后，可以在这个波形的基础上，进行改动。比如可以将低电平改成高电平，并观察波形图的变化，如图所示。
图2-16 改动
图2-17 改动
3-8译码器设计，基本形成，还可以进行其他的调试。
图2-17
第三章总结
通过理论与实践的结合，进一步深入的体会到一种学习的方法，特别是对与电子设计方面。首先要明确总体的设计方案与方法；其次是对各个部分进行设计与改进；最后将各个部分整合在一起进行比较、观察。
Use of EDA tools, electronic designers from concept, algorithms, protocols, etc. began to design electronic systems, a lot of work can be completed by computer and electronic products can be from the circuit design, performance analysis to the entire process of IC layout design or layout of the PCB automatic processing is completed on the computer. In various fields including machinery, electronics, communications, aerospace, chemical, mineral, biological, medical, military, etc., have EDA applications.
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《EDA技术》课程实验报告
学生姓名：黄红玉
所在班级：电信100227
指导教师：高金定老师
记分及评价：
一、实验名称
实验4：3-8译码器的设计
二、任务及要求
【基本部分】4分
1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8
译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部分】1分
修改设计，完成3-6译码器的设计，并进行时序仿真。
三、实验程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity decoder is
port(en:in std_logic;
a,b,c:in std_logic;
y:out bit_vector(7 downto 0));
end entity decoder;
architecture art4 of decoder is
signal sr:std_logic_vector(2 downto 0);
begin
sr<=c&b&a;
process(sr)is
begin
case sr is
when"000"=>y<="00000001";
when"001"=>y<="00000010";
when"010"=>y<="00000100";
when"011"=>y<="00001000";
when"100"=>y<="00010000";
when"101"=>y<="00100000";
when"110"=>y<="01000000";
when"111"=>y<="10000000";
when others=>y<="00000000";
end case;
end process;
end architecture art4;
en
A
B
C
Y[7..0]
en138
inst
四、仿真及结果分析
用三位拨码开关代表译码器的输入端a、b、c，将之分别与EP1K30TC144-3芯片的相应管脚相连；用LED灯来表示译码器的输出，将D0...D7对应的管脚分别与8只LED灯相连。
从图中可见，首先判断使能端口en状态，当满足高电平时，判断三个输入端口A、B、C的状态；来决定八个输出的状态。
输入en和A、B、C需要独立可变的输入激励，所以最好选择开关，独立可变，易于控制；译码器输出为8位数据，使用独立显示各个数据位的设备较好，故选用8个LED知识灯来表示。
具体引脚分配见下表。
五、硬件验证
1、选择模式：模式6
2、引脚锁定情况表：
六、小结
通过这次实验，让我更深刻的了解了QuartusII这个软件的使用，也学会了怎么用VHDL语言来实现设计。
实验期间也遇到了很多问题，在同学和老师的帮助下解决了困难，总之，通过这次实验，让我受益匪浅。