第四章 IC版图设计(1)
IC版图设计课程
目录第1章绪论 (1)1.1版图设计基础知识 (1)1.1.1 版图设计方法 (1)1.1.2 版图设计规则 (1)1.2标准单元版图设计 (2)第2章：D触发器介绍 (6)2.1 D触发器简介 (6)2.2维持阻塞式边沿D触发器 (6)2.3真单相时钟（TSPC）动态D触发器 (7)第3章 0.35um工艺基于TSPC原理的D触发器设计 (9)3.1电路原理图设计 (9)3.2 创建 D触发器版图 (10)3.3设计规则的验证及结果 (11)第4章课程设计总结 (13)参考文献 (14)第1章绪论1.1版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.1.1 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
而对于全定制设计模式，目前有3种CAD工具服务于他：几何图形的交互图形编辑、符号法和积木块自动布图。
对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件。
这是一种广泛使用在微机上的交互图形编辑器。
半导体集成电路第4章-版图设计与举例
5、电阻最小条宽的选取
综上所述，电阻最小线条宽度
a、受版图设计规则限制; b、受功耗的限制; c、受电阻精度的限制 。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的：
1、了解电路的工作原理。
2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应） 对电路的静态参数和瞬态参数的影响。 4、了解电路的温度特性。
二、工艺设计 工作的任务： 1、充分了解生产厂家的工艺水平。 制版与光刻 封装及管壳 的生产工艺。 外延与扩散 集成度与成品率
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极 等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
与电阻可置于同一隔离区。 5、在不违反上述规则的前提下，划分隔离区可以灵 活掌握，以便于排版与布线。
2、根据实际工艺水平及电路需要，选择一套适当 3、确定每一套工序的工艺要求。
三、确定版图设计的基本尺寸和规则
任务：根据实际工艺水平，确定最小线条
宽度，最小套刻间距及其它最小尺寸。 四、元件设计 根据电路对元件的要求，如（耐压、电流 容量、频率特性等）以及基本尺寸，确定每个 元件的图形及尺寸。
五、划分隔离区
二、电流容量 晶体管存在发射极电流集边效应，使最 大电流受有效发射极周长的影响。
I E max aI E eff
数字电路中： a一般取 0.16~0.40mA/um 模拟电路中： a一般取0.04~0.16mA/um LE-EFF通常取正对基区接触孔的发射极 边沿。
ic_设计_智力测试题(3篇)
第1篇引言：集成电路（IC）设计是一项复杂而精细的工作，要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平，我们特别设计了以下智力测试题。
请您认真作答，完成后可对自己的设计能力有一个初步的认识。
第一部分：基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺？A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中，版图（Layout）是电路的__________，而原理图（Schematic）则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分：逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能？A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中，如果某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称为__________。
3. 简答题- 解释竞争与冒险现象，并说明如何消除它们。
第三部分：版图设计1. 选择题- 下列哪个工具常用于IC版图设计？A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中，为了防止寄生效应，通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查（DRC）和设计规则约束（DRC）。
第四部分：IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤？A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中，__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分：模拟IC设计1. 选择题- 下列哪个电路属于模拟电路？A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中，__________是放大信号的关键元件。
IC版图设计-第四章
8、电阻的变化
寄生电阻：
• 实际电阻无法与环境完全隔绝，在高频下不可避免地会发生 电容和电感耦合，有些电阻还可能发生结电流泄露。 • 由于多晶硅电阻不存在PN结，其寄生效应要小。
9、实际电阻分析
体区 接 头区 触 孔 头区 接 触 孔
• 根据电阻的实际版图分析，为了得到较高的方块电阻，可以增加一掩蔽层（高 阻注入层），来提高多晶硅电阻的电阻率，进而提高方块电阻；
11、电阻匹配规则
• 如果没有很大的功率需要耗散，应尽可能使用多晶硅电阻。
无源电阻（多晶硅电阻，阱电阻，有源区电阻）中，多晶硅电阻的工艺和温度稳定性最高， 阱电阻次之，有源区电阻最差。
3、电阻的分类
有源区电阻和无源区电阻相比较，优点是占用面积较小， 缺点是工作状态受电流-电压影响，不稳定。 在集成电路设计中，大部分使用无源电阻。
4、多晶硅电阻
多晶硅在集成电路中的主要作用：
• 构成MOS晶体管的栅极，构成电阻，构成电容。 多晶硅电阻优点： • 多晶硅电阻的制作方法与MOS工艺兼容； • 多晶硅是现成材料，不需要淀积新材料来制作电阻而产生 额外费用； • 其长度和宽度也容易控制； • 因此制作多晶硅电阻最简单最方便。
R□=ρ/t
R= R□(L/W)
3、电阻的分类
电阻：无源电阻、有源电阻；
无源电阻：利用掺杂半导体材料和其他材料构成，如，多晶 硅电阻、阱电阻、有源区电阻、金属电阻；
有源电阻：通过将晶体管进行适当连接和偏置，利用晶体管 在不同工作区域所表现出的电阻特性，如MOS晶体管工作于线 性区（三极管区），其电流-电压特性接近于线性，这时该MOS 晶体管可看成是有源电阻。
料作为电阻来使用。
高阻注入层：通过注入掩蔽达到控制多晶硅方块电阻的目的。
cadence教程-IC设计工具原理共页课件 (一)
cadence教程-IC设计工具原理共页课件 (一) CADENCE教程-IC设计工具原理共页课件作为一名IC设计工程师，必须要掌握各种IC设计工具。
Cadence是业内最受欢迎的EDA（电子设计自动化）软件之一，广泛应用于IC和系统级芯片设计。
这篇文章将介绍Cadence教程——IC设计工具原理共页课件，帮助初学者更好地了解这款软件。
一、课程内容该课程共分为六个部分，从IC设计的基础知识开始，逐步深入讲解Cadence软件的使用和原理。
1. IC设计的基础知识该部分主要介绍集成电路的概念、IC设计的基本流程、ASIC和FPGA的区别等内容，帮助学习者更好地了解IC设计的基本知识。
2. Cadence软件的安装和配置该部分教授如何安装、配置Cadence软件，学习者将了解如何正确设置工作目录、环境变量等，以便进行后续的IC设计工作。
3. Cadence软件的基本流程该部分主要介绍Cadence软件的基本使用流程，包括创建项目、编辑电路图、绘制版图、进行仿真等，重要的是学习者将学会如何创建一个完整的设计流程。
4. Cadence软件的高级应用该部分讲解Cadence软件的高级应用，包括使用脚本自动化设计、使用Verilog语言、进行DC分析、进行静态时序分析等内容，让学习者掌握Cadence软件更加深入的应用。
5. Cadence软件的Debug该部分介绍如何使用Cadence软件进行Debug，掌握Debug技巧，帮助学习者快速找到设计中的问题，并进行修复。
6. 基于Cadence软件的实际设计案例该部分介绍基于Cadence软件的实际设计案例，包括ADC设计、FPGA 设计等，帮助学习者更好地理解设计流程，并将所学知识应用到实践中。
通过以上六个部分，这个Cadence课程全面系统的讲解了IC设计软件工具的使用和原理共页，让学习者更好地了解Cadence软件和IC设计的概念和方法。
二、课程特点1.操作实战：一步步教大家如何使用Cadence软件，操作更为透彻，方便学生理解。
MOSFET版图设计
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
MOSFET版图样式
宽沟道MOSFET
D G
S D S
宽沟道PMOS版图 G
等效电路
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
有源区掩膜
薄氧
场氧
衬底
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
MOSFET版图基础
NMOS版图
Poly 场氧 薄氧 场氧
衬底
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
MOSFET版图基础
MOSFET版图基础
沟道终止注入
大面积沟道终止注入磷注入
B P外延层
B
P
N阱
P
使用有源区掩膜和N阱掩膜
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
MOSFET版图基础
沟道终止注入
B P外实现沟道终止注入后生长厚氧
NMOS版图
Poly掩膜
光刻胶
Poly 场氧 薄氧 场氧
衬底
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
MOSFET版图基础
NMOS版图
Poly掩膜
场氧
IC版图设计报告
数字集成电路设计实验报告组长：李金玮14061114组员：陈久春14045101黄思佳14045102孔燕婷14045103王雨嫣14045104杨阳14045105张淼140451062016.11.10一．设计目的：1.通过本次实验，熟悉Cadence 软件的特点并掌握其使用流程和设计方法；2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则；3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路，然后对其进行基本的DRC 检查；4. 掌握BC F +A =的掩模板设计与绘制。
二．设计原理：1、版图设计的目标：版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：① 满足电路功能、性能指标、质量要求；② 尽可能节省面积，以提高集成度，降低成本；③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
2、版图设计的内容：①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。
②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸（W 、L ）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。
④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。
⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。
⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。
IC模拟版图设计ppt课件
MIM电容版图
MOS电容版图
19
第二部分：版图设计基础
2.2互连
2.2.1金属（第一层金属，第二层金属……）
1) 金属连线
✓
M1，M2，M3，M4……
2.2.2 通孔
2)过孔
✓
Via1，Via2，Via3……
20
第二部分：版图设计基础 2.2互连
1) 典型工艺 ✓ CMOS N阱 1P4M工艺剖面图
CIW窗口
24
第二部分：版图设计基础
3. 版图编辑器 4) virtuoso编辑器--工作区和层次显示器
LSW
工作区域
25
第二部分：版图设计基础 3. 版图编辑器
5) virtuoso编辑器 --版图层次显示（LSW）
26
第二部分：版图设计基础 3. 版图编辑器
6) virtuoso编辑器 --版图编辑菜单
连线与孔之间的连接
21
3. 版图编辑器 1) virtuoso编辑器
建立LIBRARY
第二部分：版图设计基础
CIW窗口
22
第二部分：版图设计基础 3. 版图编辑器
2) virtuoso编辑器--Library manager
23
第二部分：版图设计基础 3. 版图编辑器
3) virtuoso编辑器-- 建立cell
YES LAYOUT CASE
YES
第三部分：版图的准备
4. LVS文件 4.4 layer mapping: 1) 右图描述了文件的层次定义、 层次描述及gds代码； 2) Map文件 是工艺转换
之间的一个桥梁。
第三部分：版图的准备
4. LVS文件 4.5 Logic operation: 定义了文件层次的 逻辑 运算。
版图设计期末复习
第一章绪论1、什么是Scaling-down，它对集成电路的发展有什么重要作用？在器件按比例缩小过程中需要遵守哪些规则（CE，CV，QCE），这些规则的具体实现方式（1）为了保证器件性能不变差，衬底掺杂浓度要相应增大。
通过Scaling-down使集成电路的集成度不断提高，电路速度也不断提高，因此Scaling-down是推动集成电路发展的重要理论。
（2）在CE规则中，所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大k倍；电源电压下降k倍。
（3）在CV规则中，所有几何尺寸都缩小k倍；电源电压保持不变；衬底掺杂浓度增大k2倍。
（4）在QCE规则中，器件尺寸k倍缩小，电源电压α/k倍（1<α<k）变化，衬底掺杂浓度增大αk倍2、什么是摩尔定律？集成电路容量每18个月增加一倍。
3、什么是版图设计？包含哪两个要素？（1）版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合图（2）一定功能的电路结构；一定的工艺规则4、集成电路全定制和半定制设计的过程，及区别自动化技术：半定制，标准单元技术手工技术：全定制，一般用于高性能数字电路或者模拟电路第二章电路基础知识1、管子的串并联，电阻模型分析。
串联：两个宽长比为W/L的管子串联，若等价为一个管子，其宽长比为多少？并联：两个宽长比为W/L的管子并联，若等价为一个管子，其宽长比为多少？2、管子的尺寸标注3、复杂逻辑门的功能分析（写出逻辑表达式），或根据逻辑表达式，画出CMOS电路图4、传输门结构，原理（1）由两个增强型MOS管（一个P沟道，一个N沟道）组成。
（2）C=0，！C=1时，两个管子都夹断，传输门截止，不能传输数据。
（3）C=1，！C=0时，传输门导通。
（4）双向传输门：数据可以从左边传输到右边，也可以从右边传输到左边，因此是一个双向传输门。
IC版图设计复习资料
一般来说，特征尺寸越小的工艺线，生产的芯片性能越好，单位面积下芯片的功耗也越大。
半定制芯片与全定制芯片相比，其设计周期短，但芯片的生产成本较高。
通过MPW方式来流片，可以有效的降低流片的费用。
在数字CMOS电路中，PMOS管的体电极需要接电源，而NMOS管的体电极需要接地。
特征尺寸一般是指工艺线所能加工的多晶硅层的最小宽度。
一般来说，频率越高，电路的动态功耗就越大常用的硬件设计描述语言（HDL）包括Verilog和VHDL。
衡量一个仿真工具软件的性能，我们一般看它的仿真速度和仿真精度。
CMOS电路的功耗主要包括动态功耗和静态功耗。
我们一般会用PPA衡量芯片设计的好坏，其中第一个P代表performance，指芯片的性能，还有两项指芯片的功耗和面积。
在一般体硅工艺中，Active Area表示有源区，Gate表示栅极，Contact表示接触孔，V1表示通孔1，NW表示N阱。
在进行寄生参数提取时，我们主要提取的参数是电阻、电容和电感，其中电感只是在电路的工作频率较高时才进行提取。
MOSFET的四个极分别为栅极、源极、漏极和体电极。
逻辑综合工具Design Compiler是synopsys公司的产品，使用时可以选用命令行界面或图形界面。
在Virtuoso中拷贝图形的快捷键是C，使用标尺的快捷键是K。
工艺的特征尺寸一般是指版图中的多晶硅层的最小宽度。
随着电路特征尺寸越来越小，芯片的速度会变快，芯片的互连线延时在总延时中所占的比例会变大。
常用的集成电路设计仿真工具软件包括，任意写两种。
Setup time指建立时间，是指触发器在采样时，数据信号在时钟信号之前必须维持稳定的最短时间。
DRCdesign rule check指设计规则检查，由于版图在制造过程中，各图层需要满足一定的尺寸要求才能被制造厂生产出来，对这些要求的检查称作设计规则检查。
CBICcell based integrated circuit 基于单元的集成电路，是一种半定制的芯片设计方法，采用预先设计好的标准单元库进行芯片设计的方法，可以节约设计成本和设计时间。
IC版图设计-第四章
4、多晶硅电阻
多晶硅电阻制作： • 用离子注入工艺对淀积的多晶硅层进行掺杂，使其方块电
阻满足要求； • 将淀积在场区的多晶硅光刻成电阻条形状； • 再在多晶硅电阻条上生成氧化层，用来掩蔽源漏区注入时
向电阻区的掺杂，避免方块电阻的变化。
+2
Rc Wc
9、实际电阻分析
• 体区电阻，头区电阻和接触区电阻可能由于制作工艺的误差而 存在误差。
• 利用光刻和刻蚀工艺得到体区电阻时，体区材料、头区材料以 及接触区材料可能存在过刻蚀或欠刻蚀。
• 过刻蚀就是刻蚀过头，导致电阻刻蚀得过短、过窄；欠刻蚀就 是刻蚀不足，导致电阻过长，过宽。
• 头区电阻和接触电阻也会存在制作工艺上的误差。
对于确定的集成电路工艺，每一层薄膜材料的厚度t是常数，具
体值由集成电路工艺决定，与版图设计无关。
电阻率ρ是材料的固有属性，因此对于版图设计者来说，可以控 制的只有电阻的长度L和宽度W。
1、电阻的计算
t
R =ρL/ tW=(ρ/t)(L/W)
2、方块电阻
R =(ρ/t)(L/W)= R□ (L/W)
5、阱电阻
N阱CMOS芯片剖面示意图
• P阱和N阱，都是轻掺杂区， 电阻率很高，方块电阻可达 到 10kΩ/□。可用来制作阻 值较大的电阻。
• 但精度不高，而且阱的掺杂 浓度很低，经过光照后电阻 的阻值变化，呈现不稳定现 象。
5、阱电阻
• 最外层虚线代表N阱。
• 由于阱电阻是低掺杂区，所以在其两端需要做重掺杂区 作为阱接触，重掺杂区由有源区和N+注入构成。
• 保证电阻始终工作在电流密度下，对于电阻的设计非常重 要。
IC设计中的布图与版图设计技术
随着对可持续发展的日益重视，绿色设计理念将在布图与版图设计中得到广泛应用。这包括降低功耗、 减少废弃物产生和提高资源利用效率等方面，以实现集成电路产业的可持续发展。
THANKS
感谢观看
01
物理验证问题
物理验证是布图与版图设计中常见的问题，涉及到电路设计规则检查、
布局与布线一致性检查等。解决方案包括采用先进的物理验证工具和流
程，确保设计的正确性和可靠性。
02
布线拥堵问题
在版图设计中，布线拥堵是一个常见问题，可能导致信号延迟和功耗增
加。解决方案包括优化布线策略、采用多层板设计以及使用自动布线工
布图与版图设计在ic设计中的地位
布图设计是将逻辑设计转换成物理版 图的过程，是IC制造的基础。
版图设计则是将布图设计转换成可以 在制造过程中使用的掩膜版的过程， 是IC制造的直接依据。
02
布图设计技术
布图设计的原则与要求
一致性原则
布图设计应与电路设计保持一致，确保实现 电路的功能。
可维护性原则
布图与版图的交互设计方法
同步设计
在IC设计中，布图和版图的设计过程是相互关联的，需要同 步进行。布图设计人员和版图设计人员需要密切合作，确保 电路功能和制造工艺的协调一致。
迭代优化
布图和版图的设计过程是一个迭代优化的过程，需要不断调 整和优化电路布局和元件位置，以达到最佳的性能和制造效 果。
布图与版图的交互设计实践
布图设计应便于修改和维护，提高设计的可 维护性。
可测试性原则
布图设计应便于测试，满足可测试性要求。
优化性能原则
布图设计应优化电路性能，提高设计的性能 指标。
布图设计的常见方法与技巧
cadence教程IC设计工具原理课件
21
EDA概述
CADENCE
• EDA应用于三方面： 印制电路板的设计（PCB） 可编程数字系统设计（CPLD、 FPGA、SOPC） IC设计（ASIC, Soc）
26
EDA概述
CADENCE
• EDA主要供应商：
VHDL仿真 行为综合 逻辑综合 可测性设计 低功耗设计 布局布线
后仿真
Cadence Vantage Synopsys Synopsys Alta Synopsys Compass Mentor Graphics Synopsys Sunrise Compass Synopsys Epic Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage
（4）物理版图设计和验证工具（Cadence公司的Virtuoso Layout Editor，Synopsys公司的ComsSE ,Tanner公司的 L-edit）
（5）模拟电路编辑与仿真（Synopsys公司的HSpice ， Cadence公司的Spectre Simulator ,Tanner公司的S-edit）
第一章 IC设计基础
CADENCE
• 集成电路设计就是根据电路功能和性能 的要求，在正确选择系统配置、电路形 式、器件结构、工艺方案和设计规则的 情况下，尽量减小芯片面积，降低设计 成本，缩短设计周期以保全全局优化， 设计出满足要求的集成电路。其最终的 输出是掩模版图，通过制版和工艺流片 得到所需的集成电路。
• 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
第四章 集成运算放大电路
2. 最大输出电压 op-p 最大输出电压U
Uo / V － 10 Uid ＋ ∞ ＋
－0.4
－0.2 －0.1
0 0.1 0.2 0.3 0.4 Uid / mV
－0.3
－10 线性区
集成运放的传输特性
3. 差模输入电阻 id 差模输入电阻r rid的大小反映了集成运放输入端向差模输入信号 源索取电流的大小。要求rid愈大愈好, 一般集成运放 rid为几百千欧至几兆欧, 故输入级常采用场效应管来 提高输入电阻rid。 F007的rid=2 M 。认为理想集成运 放的rid为无穷大。
动态时，加入差模信号uid，根据差分放大电路的特点， T1 管的集电极电流在静态电流IC1的基础上增加了∆iC1，T2管的集 电极电流在静态电流IC2的基础上减小了∆iC2，∆iC1=-∆iC2。 由于 iC4 和 iC1 是 镜 像 关 系 ， ∆iC4=∆iC1 ， 因 此 ∆io=∆iC4-∆iC2=∆iC1-(∆iC1)=2∆iC1。 可见这个电流值是单端输出电流的两倍， 即等于 差分放大电路双端输出时的电流值。因此，用电流源作为差分 放大电路的有源负载，可将双端输出信号“无损失”地转换成 单端输出信号。
若电路中有共模信号输入，T3 管和T4 管的集电极电流相等 (忽略T7管的基极电流)，T3管和T5管的集电极电流相等，又由于 R1=R3，因此T6管的集电极电流和T5管的集电极电流相等， 如此 推来，T6管和T4管的集电极电流相等，而T16管的基极电流为T4 管和T6管的集电极电流之差，所以T16管的基极电流近似为零， 可见共模信号输出为零，电路具有较高的抑制共模信号的能力。
2. 偏置电路 偏置电路由T8~T13、电阻R4和R5组成。其中T10、T11、 T12 和R4、R5构成主偏置电路，该电路中R5上的电流是F007偏置电 路的基准电流，由图可知
运算放大器电路及版图设计报告
目录摘要 (2)第一章引言 (3)第二章基础知识介绍 (4)2.1 集成电路简介 (4)2.2 CMOS运算放大器 (4)2.2.1理想运放的模型 (4)2.2.2非理想运算放大器 (5)2.2.3运放的性能指标 (5)2.3 CMOS运算放大器的常见结构 (6)2.3.1单级运算放大器 (6)2.3.2简单差分放大器 (6)2.3.3折叠式共源共栅(Folded-cascode)放大器 (7)2.4版图的相关知识 (8)2.4.1版图介绍 (8)2.4.2硅栅CMOS工艺版图和工艺的关系 (8)2.4.3 Tanner介绍 (9)第三章电路设计 (10)3.1总体方案 (10)3.2各级电路设计 (10)3.2.1第三级电路设计 (10)3.2.2第二级电路设计 (11)3.2.3第一级电路设计 (12)3.2.4三级运放整体电路图及仿真结果分析 (14)第四章版图设计 (15)4.1版图设计的流程 (15)4.1.1参照所设计的电路图的宽长比，画出各MOS管 (15)4.1.2 布局 (17)4.1.3画保护环 (17)4.1.4画电容 (17)4.1.5画压焊点 (18)4.2 整个版图 (19)第五章 T-Spice仿真 (21)5.1提取T-Spice文件 (21)5.2用T-Spice仿真 (24)5.3仿真结果分析 (26)第六章总结 (27)参考文献 (28)摘要本次专业综合课程设计的主要内容是设计一个CMOS三级运算跨导放大器，该放大器可根据不同的使用要求，通过开关的开和闭，选择单级、两级、三级组成放大器，以获得不同的增益和带宽。
用ORCAD画电路图，设计、计算宽长比，仿真，达到要求的技术指标，逐级进行设计仿真。
然后用L-Edit软件根据设计的宽长比画版图，最后通过T-Spice仿真，得到达到性能指标的仿真结果。
设计的主要结果归纳如下：（1）运算放大器的基本工作原理（2）电路分析（3）设计宽长比（4）画版图（5）仿真（6）结果分析关键词：CMOS运算跨导放大器；差分运放；宽长比；版图设计；T-Spice仿真第一章引言众所周知，微电子技术、电力电子技术和计算机技术在相互渗透、相互支撑和相互促进的紧密关系中，均得到了飞速的发展。
集成电路版图设计基础第4章：标准单元技术
school of phye
basics of ic layout design
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网格式布线系统要求的库设计规则 对齐输入输出：
• 输入A和输出Z不能随意放置。它们必须像所有的连线一样位于同 样的网格上。 • 保证标准单元的所有输入输出不仅在x网格上，还要在y网格上。 要保证自动布线软件在水平方向和垂直方向都能找到它们。 • 保证所有的库单元以及库单元内部的器件符合网格规则。
school of phye
basics of ic layout design
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标准网格
- 网格式布线器
grid-based router
• techfile - PHYSICAL RULES • 最小间距minSpacing:各几何图形外边界之间的距离。
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标准网格
- 网格式布线器
grid-based router
• coarse grid example:
1 microns 2 microns
1 microns
1 microns
Minimum wire is 1 micron, minimum spacing is 1 micron, therefore, our two wires use 3 microns, and we have established center-to-center grid spacing of 2 microns for this process.
• 数字库:高度固定，宽度可变。(fixed height, variable width.) 大多数库都是这样的。 对于数字版图，特别是标准单元版图，是唯一可行的方式。 在模拟版图设计中也非常有用，甚至是全定制的AIC。
版图设计培训资料(1)
第一部分：了解版图
3. 版图的工具：
– Cadence
✓ Virtuoso ✓ Dracula ✓ Assura ✓ Diva
– Mentor
✓ calibre
– Spring soft
✓ laker
版图设计培训资料(1)
第一部分：了解版图
4. 版图的设计流熟程悉所需文件
对电路的了解 版图布局布线
NMOS版图
版图设计培训资料(1)
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1) NMOS管
✓ 以TSMC，CMOS，N单阱工艺 为例
✓ PMOS管，做在N阱中，沟道 为N型，源漏为P型
2) 包括层次：
✓ NWELL，N阱 ✓ PIMP，P+注入 ✓ DIFF，有源区 ✓ Poly，栅 ✓ M1，金属 ✓ CONT，过孔
第二部分：版图设计基础
2.1器件
2.1.2 电阻 选择合适的类型，由电阻阻值、方块电阻值，
确定 W、L；R=L/W*R0
电阻类型
版图设计培训资料(1)
电阻版图
第二部分：版图设计基础
2.1器件
2.1.3 电容
1) 电容值计算C=L*W*C0
2) 电容分类：
✓ poly电容 ✓ MIM电容
• 基于单位面积电容值 ✓ MOS电容
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
版图设计培训资料(1)
第一部分：了解版图
1. 版图的定义：版图是在掩膜制造产品上实现 电路功能且满足电路功耗、性能等，从版图上 减少工艺制造对电路的偏差，提高芯片的精准 性。
电路图
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2.0×2.0
接触孔大小
4.2
4.3 4.4 4.5 4.6 4.7
接触孔间距
多晶硅覆盖孔 有源区覆盖孔 有源区孔到栅距离 多晶硅孔到有源区 距离 金属覆盖孔
2.0
1.0 1.5 1.5 1.5 1.0
保证良好接触
防止漏电和短路 防止PN结漏电和短路 防止源、漏区与栅短路 防止源、漏区与栅短路 保证接触，防止断条
OUT
5.1
N-well
N+
P+
Poly
Metal
Contact
反相器版图设计中需要考虑的各项规则示意图
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N-well
N+
P+
Poly
Metal
Contact
反相器版图设计中需要考虑的各项规则示意图
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NWELL硅栅的层次标示
层次表示 NWELL Locos Poly Contact Metal Pad 含义 N阱层 N+或P+有源区层 多晶硅层 接触孔层 金属层 焊盘钝化层 标示图
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阱层的规则需特别注意的问题
P(N)阱边缘与邻近的P+(N+) 扩散之间要留有足够的间 隙—规则1.4，保证P(N)阱边不与N(P)型衬底中的P+(N+)扩 散区短接。
最小宽度(minWidth)
最小宽度指封闭几何图形的内边之间的距离，如下图所示
宽度定义
在利用DRC(设计规则检查)对版图进行几何规则检查时，
对于宽度低于规则中指定的最小宽度的几何图形，计算机 将给出错误提示。
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编号 5.1 5.2 描述 尺寸 2.5 2.0 目的与作用 保证铝线的良好 电导 防止铝条联条
金属宽度 金属间距
Metal设计规则示意图
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Pad相关的设计规则列表
编 号 描 述 尺 寸 目的与作用
封装、邦定需要
6.1
最小焊盘大小
90
6.2
6.3
最小焊盘边间距
最小金属覆盖焊盘
80
6.0
防止信号之间串绕
保证良好接触
6.4
焊盘外到有源区最 小距离
25.0
提高可靠性需要
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Pad设计规则示意图
微米(micron)规则：以微米为分辨单位； λ (lambda)规则：以特征尺寸为基准。
通常以特征尺寸的一半为单位。
如：特征尺寸L为1um时， λ 为0.5um。
设计规则具体内容主要包括各层的最小宽度、层与层之间的
最小间距和最小交叠等。
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Poly相关的设计规则列表
编 号 3.1 描 述 尺 寸 3.0 目的与作用 保证多晶硅线的必要电导
多晶硅最小宽 度
3.2
3.3
多晶硅间距
与有源区最小 外间距
2.0
1.0
防止多晶硅联条
保证沟道区尺寸
3.4
3.5
多晶硅伸出有 源区
与有源区最小 内间距
1.5
3.0
保证栅长及源、漏区的截断
保证电流在整个栅宽范围内 均匀流动
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IN GND
4.4 1.4 4.2 1.3 2.2 3.1 3.4 4.5 4.7 2.1 2.1 5.2 4.7 3.1
1.3
4.2 4.4 4.5 4.7 3.4 1.1
VDD
规则1.4
规则1.4
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MOS管规则需特别注意的问题
多晶硅伸出有源区要足够长—规则3.4，保证源、漏之 间不会短路。
技术水平而制定的。
因此不同的工艺，就有不同的设计规则。 设计规则是版图设计和工艺之间的接口。
厂家提供的设计规则
设计者只能根据厂家提供的设计规则进行版图设计。
严格遵守设计规则可以极大地避免由于短路、断路造成
的电路失效和容差以及寄生效应引起的性能劣化。
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4.1 版图概述 版图定义
版图(Layout)是集成电路设计者将设计并模拟 、 优 化 后的电路转化成的一系列几何图形，它包含了集成电路尺 寸大小、各层拓扑定义等器件相关的物理信息。 版图的作用 集成电路制造厂家根据 版 图 提 供 的 信 息 来 制 造 掩 膜 (Mask)。所以，版图是从设计走向制造的桥梁。 掩膜的作用 掩模是用来制造集成电路的。掩膜上的图形决定着芯 片上器件或连接物理层的尺寸。 因此版图上的几何图形尺寸与芯片上物理层的尺寸直 接相关。
P+、N+有源区相关的
设计规则列表
编 号 2.1
描 述 P+、N+有 源区宽度 P+、N+有 源区间距
尺 寸 3.5
目的与作用 保证器件尺寸， 减少窄沟道效应
2.2
3.5
减少寄生效应
P+、N+有源区设计
规则示意图
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1.3
N阱内N阱覆盖P+ N阱外N阱到N+距 离
2.0
1.4
8.0
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N阱设计规则示意图
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第四章
IC版图设计
§4.1 版图概述 §4.2 版图几何设计规则
§4.3 电学设计规则
§4.4 晶体管的版图设计
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接触问题
这里的接触是指版图中图层与图层 的联接。几种常用的接触有： 金属与P+ 金属与N+ 金属与多晶硅 N阱与Vdd P阱(N型器件)与Vss 多层金属间等 为了保证接触的可靠性、工艺上按 比例缩小的需要和有利于加工，采用分 离式接触孔的结构，而不采用合并式接 触长孔的结构。
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Poly相关设计规则示意图
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Contact相关的设计规则列表
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(3)定义设计人员设计时所用的电参数的范围。
通常，这些电参数中包括晶体管增益、开启电压、 电容和电阻的数值，均反映在版图的电学设计规则文件 中。
常用的有两种方法可以用来描述设计规则：
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设计规则(design rule)
由于器件的物理特性和工艺的限制，芯片上物理层的尺
寸和版图的设计必须遵守特定的规则。
这些规则是各集成电路制造厂家根据本身的工艺特点和
当给定电路原理图设计其版图时，必须根据所用的工艺设
计规则，时刻注意版图同一层上以及不同层间的图形大小
及相对位置关系。
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反相器实例
参照上述的硅栅工艺设计规则，下图以反相器（不针对 具体的器件尺寸）为例给出了对应版图设计中应该考虑 的部分设计规则示意图。 对于版图设计初学者来说，第一次设计就能全面考虑各 种设计规则是不可能的。 为此，需要借助版图设计工具的在线DRC检查功能来及 时发现存在的问题，边版图设计边DRC检查和改正，不 要等到问题积累一大堆而无从下手。