verilog的语法之一

2019/9/19
门级描述
module array_buf(in,out,en); input [3:0] in; output [4:0] out; input en; /*instance*/ bufif1 array_buf0(out[0],in[0],en); bufif1 array_buf1(out[1],in[1],en); bufif1 array_buf2(out[2],in[2],en); bufif1 array_buf3(out[3],in[3],en); endmodule
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Verilog HDL 代码的基本结构及特点
例三: mux
一个二选一的
module mux(out, a, b, sel);
input a, b, sel;
output out;
reg out;
always @ (sel or a or b)
if (! sel) out = a;
1.模块定义行 2.端口类型说明 3.数据类型说明 4.描述体 5.结束行
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Verilog HDL 代码的基本结构及特点
例一:一个上升沿D 触发器的描述
mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk)
bufif1
array_buf3(out[3],in[3],en);
endmodule
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Verilog HDL 代码的基本结构及特点
例六: 3位全加器
module adder(count, sum, a, b, cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count, sum} = a+b+cin;
else out = b;
endmodule
行为级描述
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Verilog HDL 代码的基本结构及特点
例四: mux
一个二选一的
a
module mux(out, a, b, sel);
input a, b, sel;
sela nsl
output out; not u1(ns1,s1);
q = data; endmodule
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Verilog HDL 代码的基本结构及特点
例二: 一个二选一的mux
module mux(out,a,b,sel); output out; input a,b,sel;
assign out=(sel==0)? a:b; endmodule
input [3:0] in;
output [3:0] out;
input en;
/*instance*/
bufif1
array_buf0(out[0],in[0],en);
bufif1
array_buf1(out[1],in[1],en);
bufif1
array_buf2(out[2],in[2],en);
在不同抽象层次上的描述形式：
行为级/算法级
sum=0; for(i=0;i<7;i=i+1) begin sum=sum+A[i]; end sum_out<=sum;
RTL 级
module mux (out,a,b,sel); output out; input a,b,sel; assign out =(sel= =0)?a:b endmodule
endmodule
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Verilog HDL 代码的基本结构及特点
例七: 4位全加器
module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin;
灵活的电路描述风格：行为、结构、数据流或混 和
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Verilog的特点（2）
行为描述语句（条件、赋值、循环等）类似于软 件高级语言，便于使用
内置各种基本逻辑门（and, or, nand, etc.)以及 开关级元件（pmos，nmos，cmos）
用户定义原语（UDP）：组合、时序逻辑
q = data; endmodule
2019/9/19
模块定义行 端口类型说明
数据类型说明
描述体部 结束行
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Verilog HDL 代码的基本结构及特点
例一:一个上升沿D 触发器与电路的 对应
mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk)
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内容提要
Verilog HDL 在不同抽象层次的描述 Verilog HDL 代码的基本结构及特点 仿真与测试
Biblioteka Baidu6 2019/9/19
Verilog HDL 代码的基本结构及特点
Verilog HDL 是由称之为module的模块组成的，一个完整的Verilog HDL 模块由以下五个部分组成：
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Verilog HDL 在不同抽象层次的描述
前面提起过硬件描述语言不同抽象层次 的描述，其中有系统级，行为级，RTL级， 门级和开关级，Verilog HDL 在系统级描述 上稍有缺陷，但在其他层次上都有很强的优 势。
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Verilog HDL 在不同抽象层次的描述
b
selb
and #1 u2(sela,a,nsl);
and #1 u3(selb,b,sel);
sl
or #2
u4(out,sela,selb); endmodule
门级描述
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Verilog HDL 代码的基本结构及特点
例五: 缓冲器阵列
门级描述
module
array_buf(in,out,en);
内容提要
Verilog HDL 在不同抽象层次的描述 Verilog HDL 代码的基本结构及特点 仿真与测试
1 2019/9/19
Verilog的特点（1）
既能进行面向综合的电路设计，也能进行电路的 模拟仿真
多层次上对设计系统进行描述，从开关级、门级、 寄存器传输级（RTL）到行为级，设计规模任意