用verilog语言编写交通灯程序
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交通灯
实验目的
写一个交通灯，要求：
①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30
个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。最后用modelsim软件进行仿真。
②要求设计是一个可综合设计。
实验原理
根据实验要求的逻辑功能描述，可以分析得出原理图如下：
［计数器｝=>
count
控制器即可以设计为一个有限状态机的形式:
E-W方向S-N方向
状态R Y G R Y G
1 0 0 1 0 0 IDLE
1 0 0 0 0 1 S1
1 0 0 0 1 0 S2
0 0 1 1 0 0 S3
0 1 0 1 0 0 S4
根据实验要求画出控制器的状态转移图如下:
代码
1、源代码
(1)控制器模块module traffic_lights(clk,rst,count,ew,sn);
input clk,rst; input[5:0] count;
output[2:0] ew,sn;
reg[2:0] ew,sn;
reg[3:0] state;
parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk)
if(!rst)
begin
state<=Idle;
end
else casex(state)
Idle: if(rst) begin state<=s1;
end
s1: if(count=='d25) begin state<=s2;
end
s2: if(count=='d30) begin state<=s3;
end
s3: if(count=='d55)
begin
state<
=s4;
end
s4: if(count=='d60) begin state<=s1;
end endcase always
@(posedge clk) begin
if(!rst) begin ew<=3'b100;
sn<=3'b100;
end
else casex(state) Idle: if(rst) begin ew<=3'b100; sn<=3'b001;
end
s1: if(count=='d25) begin ew<=3'b100; sn<=3'b010;
end
s2: if(count=='d30)
begin ew<=3'b001;
sn<=3'b100;
end
s3:
if(count=='d55)
begin
ew<=3'b010;
sn<=3'b100;
end
s4: if(count=='d60)
begin
ew<=3'b100;
sn<=3'b001;
end
default: state<=Idle; endcase
end
endmodule
(2)计数器模块
module counter(en,clk,rst,out);
output[5:0]out;
input en,clk,rst;
reg[5:0] out;
always@(posedge clk or negedge rst)
begin
if(!rst)
out<='d0;
else if(!en&&out<'d60)
out<=out+1;
else
out<='d1;
end
endmodule
(3)将控制器与计数器进行连接
module traffic_lights_top(out,clk,rst,en,ew,sn); input clk,rst,en; output[2:0] ew,sn;
output[5:0]out;
wire[5:0] out;
traffic_lights u1(
.clk(clk),
.rst(rst),
.count(out),
.ew(ew),
.sn(sn)
);
counter u2(
.en(en),
.clk(clk),
.rst(rst),
.out(out)
);
endmodule
2、激励
'timescale 1n s/100ps
module traffic_lights_tb; reg clk,rst,en;
wireNol
ew-sn
八
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