VHDL八位数码管频率计课程设计

一、课程设计要求

设计一个8位数码管显示的频率计（频率分辨率为 1Hz ）。

二、总体结构框图

三、课程设计原理

在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、 测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的 方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以 及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内 测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频 法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现， 并通过改变计数阀门的时间长短以达到不同的测量精度； 间接测频法适用于低频

信号的频率测量。

本次课程设计中使用的是直接测频法，即用计数器在计算机 1s 内输入信号

周期的个数，其测频范围为OHz-Hz 。

四、器件的选择

1、 装有Quartusll 软件的计算机一台。

2、 芯片：本实验板中为EP 芯片。

3、 E DA 实验箱一个。

4、下载接口是数字芯片的下载接口 （ JTAG 主要用于FPGA 芯片的数据下载

数码管显示

图1总体结构框图

待 测 频 率

5、时钟源。

五、功能模块和信号仿真图以及源程序

(1) 系统时钟分频及控制的功能模块图及其源程序

图 2 功能模块图

作用：将试验箱上的50MHZ 的晶振分频，输出CLOCKS 数码管提供1kHz 的动态 扫描频率。CNT_EF 输出为的信号，对频率计中的32位十进制计数器CNT10的ENA 使能端进行同步控制，当TSTEF 高电平时允许计数，低电平时停止计数，并保持 其所计的脉冲数。在停止计数期间，首先需要一个锁存信号

LOAD 勺上跳沿将计

数器在前一秒的计数值锁存进锁存器 REG32中，并由外部的十进制7段数码管 显示计数值。 设置锁存器的好处是数据显示稳定， 不会由于周期性的清零信号而 不断闪烁。锁存信号后，必须有一个清零信号RST_CN 对计数器进行清零，为下 一秒的计数操作做准备。

该模块的信号仿真图如下：

图 3 仿真波形图

源程序如下： -- 分频

end fdivwangzheng; architecture a of fdivwangzheng is

begin p1:process(clk0) variable cnt:integer range 0 to ; -- 分频系数为 variable ff:std_logic; begin

if clk0'event and clk0='1' then if cnt< then cnt:=cnt+1; else cnt:=0; ff:=not ff; -- 反向 end if; end if; clk1<=ff; end process p1; p2:process(clk0)

variable cnn:integer range 0 to 999; -- 分频系数为 499

variable dd:std_logic; begin

if clk0'event and clk0='1' then if cnn<999 then cnn:=cnn+1; else cnn:=0;

library ieee; use fdivwangzheng is port(clk0:in std_logic; -- clk1:out std_logic; -输入系统时钟

输出 1hz 时钟信号 输出显示扫描时钟信号

dd:=not dd; -- 反向

end if;

end if;

clk2<=dd;

end process p2;

end a;

-- 测频控制器

LIBRARY IEEE;

USE TESTCTLwanzheng IS

PORT ( CLKK : IN STD_LOGIC; -- 1Hz

CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);

END TESTCTLwanzheng;

ARCHITECTURE behav OF TESTCTLwanzheng IS

SIGNAL DIV2CLK : STD_LOGIC;

BEGIN

PROCESS( CLKK )

BEGIN

IF CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK;

END IF;

END PROCESS;

PROCESS (CLKK, DIV2CLK)

BEGIN

IF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1';

ELSE RST_CNT <= '0'; END IF;

END PROCESS;

LOAD <= NOT DIV2CLK ; CNT_EN <= DIV2CLK;

END behav;

(2)十进制计数器的功能模块图及其源程序

图 4 功能模块图

作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。

第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个

CARRY_OU信号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个CNT10。

当清零端为低电平，使能端为低电平时停止计数。当清零端为高电平时，计数器清零。

该模块的信号仿真图如下：

图 5 仿真波形图源程序如下：LIBRARY IEEE;

USE CNT10 IS PORT(CLK: IN STD_LOGIC;