内部存储器.ppt

芯片地址 A10~A0 A9~A0 A9~A0
片选信号 CS0 CS1 CS1
片选逻辑 A11
A A 11 10 A A 11 10
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主存储器的组织（2-8）
• 主存储器的逻辑设计
（3）连接方式
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参考图
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存储器模块条
2019/12/2
• 存储器通常以插槽用模块条形式供应市场。 这种模块条常称为内存条，它们是在一个条 状形的小印制电路板上，用一定数量的存储 器芯片，组成一个存储容量固定的存储模块。 如图所示。
• 地址线为单向输入，其数目与芯片容量有关。 如1K*4的芯片，则地址线有10根（1K=210）
• 数据线为双向输入，其数目与数据位数有关。 如1K*4的芯片，则数据线为4根（数据位数为 4）
• 控制线主要有读写控制线和片选线两种。读 写控制线控制芯片的读写操作（位线），片 选线用于选中该芯片（字线）
如双端口存储器IDT7133。
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双端口存储器（2）
2、无冲突读写控制
当两个端口的地址不相同时，在两个端 口上进行读写操作，一定不会发生冲突。 当任一端口被选中驱动时，就可对整个存储 器进行存取，每一个端口都有自己的片选控 制(CE)和输出驱动控制(OE)。读操作时，端 口的OE(低电平有效)打开输出驱动器，由存 储矩阵读出的数据就出现在I/O线上。
RAM区： 位扩展 2片1Kx4 字扩展 2组1Kx8
（2）地址分配与片选逻辑
1Kx8 2KB
4片2114
存储器 寻址逻辑
芯片内的寻址 芯片外的地址分配与片选逻辑
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主存储器的组织（2-7）
• 主存储器的逻辑设计
存储空间分配： 大容量芯片在地址低端,小容量芯片在地址高端
计算机组成原理
—— 内部存储器
浙江工业大学 计算机学院
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本章的学习目标
• 了解存储设备的组成及存储原理 • 掌握主存储器的组成和基本操作 • 掌握Cache 的工作原理及其组成，能够
分析其读取情况
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主存储器的组织（2-5）
• 假设用16K*8位的芯片组成64K*8位的存储 器，则如何扩展？
• 总片数=64K*8/16K*8=4片 • 地址线有：64K*8共有16根，16K*8为14根 • 数据线为：8根 • 连接如下：
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• CPU将R/W置低电平，表示写命令
• 若主存准备好，则发BRDY，开始写数据到主存
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主存储器的组织（4-3）
• 主存储器与CPU的连接
– 系统模式
• 最小系统模式 CPU CPU与存储芯片直接连接
地址
地址锁地存址器
CP收U发缓数冲器据 数据
R/W
总线控制器
控制
本篇主要内容
• 主存储器的组织
– 主存的逻辑设计 – 主存与CPU的连接
• 并行存储器
• 高速缓冲存储器Cache
– Cache的工作原理 – Cache的组织 – Pentium II CPU的Cache组织
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RAM芯片分析（1-1）
RAM芯片通过地址线、数据线和控制线与外部连 接。
• 原因：字数不变，则地址线一致；字长 扩展，则扩展了数据线
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d = 设计要求的存储器容量 / 选择芯片存 储器容量
【例3.2】利用1M×4位的SRAM芯片，设计 一个存储容量为1M×8位的SRAM存储器。 解： 所需芯片数：d=（1M×8） / （1M×4）=2(片) 设计的存储器字长为8位，存储器容量不 变。连接的三组信号线如图3.9（P73） 所示，地址线、控制线公用，数据线分 高4位、低4位，但是数据线是双向的， 与SRAM芯片的I/O端相连接。
[例4] CDRAM
一片CDRAM的容量为1M×4位，8片这 样的芯片可组成1M×32位4MB的存储模
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例题（3-1）
• [例1]设有一个具有24位地址和8位字长 的存储器，问：
（1）该存储器能存储多少字节的信息？ （2）如果存储器由4M*1位的RAM芯片组
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• 主存储器的逻辑设计
– 例题: 某半导体存储器，总容量4KB。其中固化区2KB，选用
EPROM芯片2716(2Kx8/片)；工作区2KB，选用SRAM芯片2114 (1Kx4/片)。地址总线A15～A0(低)，双向数据总线D7～D0
（1）计算芯片数
ROM区： 2Kx8 1片2716
片数=16M*8/4M*1=32片
（3）需要多少位作芯片选择？采用何种扩展方式？
16M共有24位地址，4M共有22位地址，故地址总 线的A0-A21低22位可直接与芯片相连，A22、A23高 两位地址通过译码器产生片选信号。
采用字和位同时扩展的方式。先将8片4M*1位的RAM 芯片用位扩展方式组成4M*8位的存储器，再用四 个相同的组合共同组成16M*8位的存储单元。
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主存储器的组织（2-3）
• 假设用16K*4位的芯片组成16K*8位的存储器，则 如何扩展？
• 总片数=16K*8/16K*4=2片
• 地址线有：A0-A13共14根（16K=214） • 数据线为：16K*4为4根，16K*8为8根 • 连接如下： 地址线A0-A13
– 字扩展
A0 ~ AA1134 A15
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主存储器的组织（2-2）
• 位扩展：给定的芯片字长位数较短，不 满足设计要求的存储器字长，此时需要 用多片给定芯片扩展字长位数。
–扩展字长（位数），字数不变
• 方法：各存储芯片的地址线、片选线和 读写线相应地并联，而各芯片的数据线 单独列出
A15A14A13A12A11A10A9…A0
0 0 0…0
0 1 1…1 1 0 0…0 1 0 1…1 1 1 0…0 1 1 1…1

1Kx4 1Kx4
1Kx4 1Kx4
ROM RAM
4KB需12 位地址寻 址：
A11～A0
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芯片容量
2KB
1KB
1KB
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后再将延迟端口BUSY标志复位。
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3.5 并行存储器
由于CPU和主存储器之间在速度上是 不匹配的，这种情况便成为限制高速计 算机设计的主要问题。为了提高CPU和 主存之间的数据传输率，除了主存采用 更高速的技术来缩短读出时间外，还可 以采用并行技术的存储器。
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–扩展字数，字长（位数）不变
• 方法：各存储芯片的地址线、数据线和读 写线并联，高地址作为片选信号用于区分 各个芯片
• 原因：位数不变，则数据线一致；字数扩 展，则扩展了地址线，对地址线的高地址 部分进行译码成为片选信号
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d = 设计要求的存储器容量 / 选择芯片存储器 容量
• 较大系统模式
存储器存储器
通过系统总线连接主存与外部设备，一次读写需占 用一个总线周期
• 专用存储总线模式
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通过高速存储总线与主存连接,通过I/O总线与I/O设
备连接
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主存储器的组织（4-3）
• 速度匹配与时序控制
– 时钟周期、总线周期
• 时钟周期：CPU执行一步操作的时间 • 总线周期：通过系统总线执行一次访存操作的时
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地址线A15 译
A14
码 器
00
地址线A13 A0
16K*8 CS WE
D0-D7
WE
01
16K*8 CS WE
D0-D7
10
16K*8 CS WE
D0-D7
11
16K*8 CS WE
D0-D7
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数据线D0-D7 13/71
主存储器的组织（2-6）
成，需要多少片？ （3）需要多少位作芯片选择？采用何种
扩展方式？
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（1）该存储器能存储多少字节的信息？
地址为24位，字长为8位，故能存储224个字节信息， 即能存储16M个字节的信息
（2）如果存储器由4M*1位的RAM芯片组成，需要多 少片？
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主存储器的组织（4-2）
• CPU对主存的基本操作
– 读操作
• 地址 MAR AB