组成原理课件 - 计算机中的逻辑部件和运算器分解
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
练习1：写出以Gi、Pi 和Ci-1为输入的C0、C1、C2、C3的输出逻 辑表达式 练习2：写出以Gi和Pi和C-1为输入的C0、C1、C2、C3的输出逻辑 表达式 C0 =G0+P0· C-1 C0 = G0 + P0 ·C-1 C1 =G1+P1· G0+P1· P0· C-1C1 = G1 + P1 ·C0 C2 =G2+P2· G1+P2· P1· G0C2 +P P1· P C-1·C1 = G2 +0· P2 2· C3 =G3+P3· G2+P3· P2· G1+P · P P1 · G P2· P1· P0· C-1 C33= G3 + P3 ·C2 2· 0+P 3·
Fn-1 Fn-2 F1 ..……. F0
Cn-1
FA
Yn-1
Cn-2
FA
Yn-2
C1
X1
FA
Y1
C0
FA
X0 Y0
C-1
Xn-1
Xn-2Hale Waihona Puke Baidu
特点： 简单清晰，运算速度很慢。
练习：已知n=4写出串行进位加法器的各进位信号的表达式
（2）并行进位加法器
第i 位进位信号： Ci = Xi· Yi +（Xi+Yi）· Ci-1 进位生成信号： Gi= Xi· Yi 含义：当Xi、Yi均为1时，不管有无进位输入，定会产生向高 位的进位。 进位传播信号：Pi=Xi+Yi 含义：当Xi、Yi中有一个为1时，若有进位输入，则本位向高 位传送进位。 以Gi和Pi为输入的进位信号Ci = Gi + Pi· Ci-1
二、N位加法器 完成两个二进制数A=Xn-1Xn-2……X1X0和B=Yn-1……Y1Y0 相加，求得和Fn=Fn-1Fn-2……F1F0的器件。 1、串行加法器 在串行加法器中，只有一个全加器，数据逐位串行送入加法器 进行运算。
0 1 C FA
A 0 1
0 1
B 0 1
0 1
计数器
CLK
A、B是两个具有移位功能的n 位寄存器，用来存放已知的被加 数和加数，FA是一个全加器，C用来保存进位信号的触发器，其初 始值为0。CLK为时钟，每一节拍完成的工作是，A、B最低位送FA， 与上次进位相加。本次运算的结果送A寄存器的最高位，进位送触发 器C，同时A、B右移一位。CLK的作用下，减1，当计数器为0时，加 法运算结束，在A寄存器中得到两数之和。
知识回顾
1、叙述浮点加减法运算的步骤有哪些？ 2、叙述浮点乘除法运算的步骤有哪些？ 3、浮点四则运算时出现哪些情况时需要进行 规格化处理？ 4、浮点四则运算第几步为舍入操作？方法有 几种？
第3章 计算机的常用逻辑部件 和运算器
§ 3-1 计算机中常用的逻辑部件
§ 3-2 算术运算单元ALU
§ 3-3 运算器AM2901
Xn 0 0 0 0 1 Yn 0 0 1 1 0 Cn-1 0 1 0 1 0 Fn 0 1 1 0 1 Cn 0 0 0 1 0
Xn
Yn
Cn-1
⊕
⊕
Fn
Fn
（4）逻辑符号
Cn
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
FA
Xn Yn Cn-1
（2）逻辑表达式
Yn· Cn-1+ Xn· Yn· Cn-1 + Xn· Yn· Cn-1 + Xn· Yn· Cn-1 Fn =Xn· = Xn⊕Yn ⊕ Cn-1 Cn =Xn· Yn· Cn-1+ Xn· Yn· Cn-1 + Xn· Yn· Cn-1 + Xn· Yn· Cn-1 =Xn· Yn+Xn· Cn-1+Yn· Cn-1 =Xn· Yn+（Xn+Yn）· Cn-1
C3 + C2 + C1 + C0 +
G3 P3 + x3 y3
G2 P2 + x2 y2 x1
G1
0
P1 +
G0 P0 + x0 y0 c-1
y1
C3
C2
C1
C0
+
+
+
+
G3
2、并行加法器 并行加法器由多个全加器组成，其位数的多少取决于机器的字 长，数据的各位同时运算。并行加法可同时对数据的各位相加，由 进位链：进位信号的产生与传递逻辑 于多个全加器的进位输出是另一个全加器的进位输入，因而并行加 法器中进位信号的传递问题是影响全加器本身速度的主要因素。 （1）N位串行进位加法器 由Cn = Xn· Yn +（Xn+Yn）· Cn-1可知，第n位的进位Cn与第 n-1位有关，第i – 1位与i – 2位有关，……..最后一位C1与C0有关， （高一级进位是低一级进位的函数）逐次连接起来，这个链叫串 行进位链。采用串行进位链的加法器为串行进位加法器。
0 0 1 1
Yn
0 1 0 1
Hn
0 1 1 0
Xn
+
Yn
Hn
Xn Yn
⊕
Hn
Hn HA Xn Yn
（2）逻辑表达式 Hn= Xn·Yn+ Xn· Yn =Xn ⊕ Yn
（4）逻辑符号
2、全加器：考虑进位输入时，两个数码Xn、Yn及进位数码Cn-1相 （full adder） 加产生一个全加和Fn和进位Cn的逻辑电路。 （1）真值表 （3）逻辑电路
并行进位加法器
每一位进位信号的生成均由操作数及最低进位信号C-1直接决定， 进位信号间不发生联系，这种进位电路称为并行进位链。 特点： 结构复杂，运算速度快。
*练习 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式， 并画出逻辑电路图。 *作业 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式，并画出逻辑电路图。 2、写出全加器的功能表、逻辑表达式，并画出由基本与、 或、非门组成的逻辑电路和逻辑符号。
C0=P0+G0· C-1 C1=P1+G1· P0+G1· G0· C-1 练习：如下图所示，写出以Pi、Gi 和C-1为输入的Ci的逻辑表达式 C2=P2+G2· P1+G2· G1· P1 +G2· G1· G0· C-1 C3=P3+G3P2+G3· G2· P1+G3· G2· G1· P0+G3· G2· G1· G0· C-1
§ 3· 1 计算机中常用的组合逻辑电路
组合逻辑电路： 逻辑电路的输出状态仅与当时的输入状态有关， 而与过去的输入状态无关。 一、加法器（half adder） 1、半加器：不考虑低位传来的进位输入，只有本位的两个数码Xn 和Yn相加，产生一个半加和Hn的逻辑电路。 （1）真值表 （3）逻辑电路
Xn
Fn-1 Fn-2 F1 ..……. F0
Cn-1
FA
Yn-1
Cn-2
FA
Yn-2
C1
X1
FA
Y1
C0
FA
X0 Y0
C-1
Xn-1
Xn-2Hale Waihona Puke Baidu
特点： 简单清晰，运算速度很慢。
练习：已知n=4写出串行进位加法器的各进位信号的表达式
（2）并行进位加法器
第i 位进位信号： Ci = Xi· Yi +（Xi+Yi）· Ci-1 进位生成信号： Gi= Xi· Yi 含义：当Xi、Yi均为1时，不管有无进位输入，定会产生向高 位的进位。 进位传播信号：Pi=Xi+Yi 含义：当Xi、Yi中有一个为1时，若有进位输入，则本位向高 位传送进位。 以Gi和Pi为输入的进位信号Ci = Gi + Pi· Ci-1
二、N位加法器 完成两个二进制数A=Xn-1Xn-2……X1X0和B=Yn-1……Y1Y0 相加，求得和Fn=Fn-1Fn-2……F1F0的器件。 1、串行加法器 在串行加法器中，只有一个全加器，数据逐位串行送入加法器 进行运算。
0 1 C FA
A 0 1
0 1
B 0 1
0 1
计数器
CLK
A、B是两个具有移位功能的n 位寄存器，用来存放已知的被加 数和加数，FA是一个全加器，C用来保存进位信号的触发器，其初 始值为0。CLK为时钟，每一节拍完成的工作是，A、B最低位送FA， 与上次进位相加。本次运算的结果送A寄存器的最高位，进位送触发 器C，同时A、B右移一位。CLK的作用下，减1，当计数器为0时，加 法运算结束，在A寄存器中得到两数之和。
知识回顾
1、叙述浮点加减法运算的步骤有哪些？ 2、叙述浮点乘除法运算的步骤有哪些？ 3、浮点四则运算时出现哪些情况时需要进行 规格化处理？ 4、浮点四则运算第几步为舍入操作？方法有 几种？
第3章 计算机的常用逻辑部件 和运算器
§ 3-1 计算机中常用的逻辑部件
§ 3-2 算术运算单元ALU
§ 3-3 运算器AM2901
Xn 0 0 0 0 1 Yn 0 0 1 1 0 Cn-1 0 1 0 1 0 Fn 0 1 1 0 1 Cn 0 0 0 1 0
Xn
Yn
Cn-1
⊕
⊕
Fn
Fn
（4）逻辑符号
Cn
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
FA
Xn Yn Cn-1
（2）逻辑表达式
Yn· Cn-1+ Xn· Yn· Cn-1 + Xn· Yn· Cn-1 + Xn· Yn· Cn-1 Fn =Xn· = Xn⊕Yn ⊕ Cn-1 Cn =Xn· Yn· Cn-1+ Xn· Yn· Cn-1 + Xn· Yn· Cn-1 + Xn· Yn· Cn-1 =Xn· Yn+Xn· Cn-1+Yn· Cn-1 =Xn· Yn+（Xn+Yn）· Cn-1
C3 + C2 + C1 + C0 +
G3 P3 + x3 y3
G2 P2 + x2 y2 x1
G1
0
P1 +
G0 P0 + x0 y0 c-1
y1
C3
C2
C1
C0
+
+
+
+
G3
2、并行加法器 并行加法器由多个全加器组成，其位数的多少取决于机器的字 长，数据的各位同时运算。并行加法可同时对数据的各位相加，由 进位链：进位信号的产生与传递逻辑 于多个全加器的进位输出是另一个全加器的进位输入，因而并行加 法器中进位信号的传递问题是影响全加器本身速度的主要因素。 （1）N位串行进位加法器 由Cn = Xn· Yn +（Xn+Yn）· Cn-1可知，第n位的进位Cn与第 n-1位有关，第i – 1位与i – 2位有关，……..最后一位C1与C0有关， （高一级进位是低一级进位的函数）逐次连接起来，这个链叫串 行进位链。采用串行进位链的加法器为串行进位加法器。
0 0 1 1
Yn
0 1 0 1
Hn
0 1 1 0
Xn
+
Yn
Hn
Xn Yn
⊕
Hn
Hn HA Xn Yn
（2）逻辑表达式 Hn= Xn·Yn+ Xn· Yn =Xn ⊕ Yn
（4）逻辑符号
2、全加器：考虑进位输入时，两个数码Xn、Yn及进位数码Cn-1相 （full adder） 加产生一个全加和Fn和进位Cn的逻辑电路。 （1）真值表 （3）逻辑电路
并行进位加法器
每一位进位信号的生成均由操作数及最低进位信号C-1直接决定， 进位信号间不发生联系，这种进位电路称为并行进位链。 特点： 结构复杂，运算速度快。
*练习 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式， 并画出逻辑电路图。 *作业 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式，并画出逻辑电路图。 2、写出全加器的功能表、逻辑表达式，并画出由基本与、 或、非门组成的逻辑电路和逻辑符号。
C0=P0+G0· C-1 C1=P1+G1· P0+G1· G0· C-1 练习：如下图所示，写出以Pi、Gi 和C-1为输入的Ci的逻辑表达式 C2=P2+G2· P1+G2· G1· P1 +G2· G1· G0· C-1 C3=P3+G3P2+G3· G2· P1+G3· G2· G1· P0+G3· G2· G1· G0· C-1
§ 3· 1 计算机中常用的组合逻辑电路
组合逻辑电路： 逻辑电路的输出状态仅与当时的输入状态有关， 而与过去的输入状态无关。 一、加法器（half adder） 1、半加器：不考虑低位传来的进位输入，只有本位的两个数码Xn 和Yn相加，产生一个半加和Hn的逻辑电路。 （1）真值表 （3）逻辑电路
Xn